Накопитель

АНИЕ БРЕТЕНИЯ Му СВИДЕТЕЛЬСТВ К АВТО(71) Московский институт электронной теники(54) НАКОПИТЕЛ Ь ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР А 2 1656595 А(57) Изобретение относится к вычислительной технике, в частности к схемам оперативной и сверхоперативной биполярной памяти в интегральном исполнении, Цель изобретения - снижение потребляемой мощности, повышение быстродействия и упрощение накопителя. Поставленная цель достигается за счет устранения ложных импульсов считывания и реализации цепи записи с обобщенными на все элементы памяти двумя входами записи с использованием для записи источников тока считывания. Высокие помехоустойчивость и быстродействие обусловлены отсутствием словарной выборки иГ 1"1"А - Ьх Соответствующего ей переключения шин пиТания элементов памяти. Выборка осуществляется только с помощью коммутации тока Считывания по строкам и столбцам, Экономия мощности и упрощение накопителя достигаютсл за счет удаления двух источников тока Записи, Поскольку все элементы 1 памяти Объединлютсл на общие два входа 22, 23 Изобретение относится к вычислительой технике, в частности, к схемам операианой и сверхоперативной биполярнойамяти в интегральном исполнении.Цель изобретенил - снижение потребглемой мощности, повышение быстродейОтвил и упрощение накопителя.На чертеже представлена злектричеОкал схема накопителя.Накопитель содержит матрицу злеменгов 1 памяти, формирователи 2 выборкии строки, каждый элемент 1 памяти включает выполненные на и - р-и-транзисторах эле Менты 3 и 4 хранения, элементы 5 и 6 считыьания, элементы 7 и 8 записи и элемент 9 выборки, фиксирующие элементы 10 и 11 на диодах Шоттки, нагрузочные элементы 12 и 13 и согласующий элемент 14 на резисторах, псрвую шину 15 питания накопителя, выходы 16 источников 17 тока хранения, вторуо шину 18 питания отрицательную) накопителя, информационные входы 19 усилителей считывания, шины 20 выборки накопителя, первые выходы 21 формирователей 2, первыЙ 22 и вторОЙ 23 входы записи накопителя ключевОЙ злемРнт 24 на транзисторе, информационные входы 25 накопителя, источник 26 тока считывакил формирователя 2, вторые выходы 27 формирователя 2, элементы 28 задержки на согласующих элементах 29 на резисторах и Рмкостных ЗлРментах 30 на транзисторах, :силитель 31 считывания, включающий в себя развязываю ций элемент 32 на транзисторе. шину 33 Опорного потенциала/силителя, нагрузочный элемРнт 34 на резисторе, источник 35 постоянного тока смещения, гретью шину 36 накопителя положительнал), усилительный элемент 37 на транзисторе и информационнь;й выход 38 накоп.:зля,В стсл 4 ческих режимах уоянения, счи 1 ыванил и записи усгООЙство работает .ледующим Образом,По шинам выборки 20 матрицы ток с 1 ига,ванил коммутириется в Один выбраннь й э 1 емент 1 памяти. плл эого ток исто гника записи, при интегральном исполнении можно использовать по две шины записи на каждую пару соседних строк или столбцов. Элемент 28 задержки на ВС-цепочке уменьшает время выборки адреса, и наиболееинерционным каналом, определяющим время выборки, становится тракт выборки разрядов. 1 ил. тока считывания выбранной строки по сигналу "О" на входе 25 формирователя данной строки переключен элементом 24 формирователя 2 в сборку элементов 9, а именно в тот из них, на базе которого сформирован сигнал "1" выборки разряда по шинам 20 накопителя, На базах остальных элементов 9 данной строки сформированы сигналы "0". а на входах 25 формирователей 2 - сигналы "1". Соотношение потенциалов по входам выбори задается следующим;1)ОФ =О 1,м 1 п 1 п о .о. где Ох , Оу , Ох , Оу соответственно "1" и "О" по шинам 20 накопителя.При таком соотношении уровней в не- выбранных строках токи считывания источников тока коммутируются элементами 24 непосредственно в словарные усилители 31 считывания и формируют на базах транзисторов элементов 37 невыбранных усилителей уровни "О", В выбранной строке ток считывания коммутируется в выбранном элементе памяти в зависимостти от состояния триггера хранения в первый или второй транзисторы элементов 6 или 7 и далее либо в шину 15 или в словарный усилитель 31 считывания, Соответственно на информационном выходе 38 в зависимости от состоя:.ил триггера хранения выбранного элемента памяти формируется высокий или низкий логический уровень. Разность потенциалов ЛОхр в триггерах хранения создается за счет источников тока хранения, Обеспечивающих падение напряжение на резисторах хранения Ьрйхр в невыбранных элементах памяти. В выбранном элементе памяти разность потенциалов в узлах триггера хранения уменьшается за счет протекания тока базы включенного транзистора СЧИТЫВаНИЯгде Вч - коэффициент усиления транзисторов.В данном режиме считывания информан 0 ции из накопителя потенциалы Озп на входах 22 и 23 записи накопителя соответствуют уровню "0" и выбираются исходя из условия предотвращения режима принудительного выравнивания потенциалов в триггере хранения, для чего элементы 7 и 8 должны быть включены;ОзпОк = О 15 Йхр хр, (3) где О 15 - потенциал по шине 15 питания накопителя, который задается несколько меньшим напряжения по шине 36 питания во избежание насыщения элементов 7 и каскада с общей базой на транзисторе элемента 32,В режиме записи на одном из входов записи (в зависимости от записываемой информации) задается уровень "1" (Озл ), величина которого для обеспечения переброса триггера хранения должна удовлетворять условиюОзп Ох (4) которое обеспечивает переключение в выбранной ячейке памяти тока считывания из элемента 5 (или 6) в элемент 7 (или 8). Таким образом, в режиме записи ток считывания коммутируется элементами 8 (или 9) записи в нагрузку триггера хранения, Учитывая соотношение сч/хр 1 для быстродействующих ОЗУ, для предотвращения глубокого насыщения включенного элемента записи необходимы фиксирующие элементы 10 и 11, Способ записи коммутацией тока считывания в нагрузку триггера хранения выбранного элемента памяти позволяет объединить базы всех первых и всех вторых транзисторов элементов 7 и 8, поскольку ток считывания протекает только в выбранном элементе памяти и процесс записи происходит только в нем.В динамическом режиме в предлагаемом накопителе предельно высокое быстродействие обеспечивается тем, что выборка осуществляется только коммутацией тока по строкам и столбцам без переключения шин питания и цепей хранения элементов памяти. Нагрузкой по шинам 20 выборки служат только базовые и эмиттерные цепи транзисторов элементов 9, а не элементы 12 и 13, как в накопителях со словарной выборкой. Для выборки коммутацией тока требуются минимальные логические перепады: Ь Ог =300-400 мВ - стандартный логический перепад для переключателей тока с дифференциальным входом и по входам выборки строк несколько выше в соответствии с соотношением (1) ЛО=2 ЬО. В усилигтель 31 ток считывания источника 26 тока может быть включен либо непосредственно элементом 24 (в невыбранной строке), либо через выбранну.о ячейку транзисторами элементов 9 и считывания 6. В обоих случаях на базе транзистора элемента 37 усилителя 31 считывания формируется низкий логический уровень. При переключении строки из невыбранного в выбранное состояние, при 10 котором должен сохраниться низкий логический уровень в усилителе 31 ток считывания выключается из усилителя элементом 24 гораздо быстрее, чем включается по более инерционной цепочке Т 9-Т 6, В результате в 15 усилителе 31.и, соответственно, на информационном выходе 38 формируется ложный положительный импульс считывания "1".Введение элемента 28 задержки на ВС-цепочке между коллектором транзистора эле мента 24 и входом усилителя 31 устраняетразность задержек включения тока считывания и, следовательно, генерацию ложного импульса. Для обеспечения предельно высокого быстродействия в усилителях 31 счи тывания используются каскады с общейбазой на элементах 32 (со стандартным введением источников 35 и 33 тока смещения и опорного смещения по шине), выполняющих функции развязки большой емкости по 30 шине объединения коллекторов транзисторов элементов 6 и 7 от элементов 34. Объединение выходов эмиттерных повторителей на один информационный выход 38 позволяет образовать наиболее оптимальный с 35 точки зрения быстродействия каскад вывода информации из накопителя.При выборке разрядов за счет положительного фронта импульса на базах элементов 9 выбираемого столбца в их коллекторах 40 формируются емкостные токи. Одновременно возникновение импульсной помехи по всем элементам 9 столбца и подключение источника 17 тока хранения также по столбцу способствует уменьшению влияния эф фекта вытеснения тока хранения иперераспределения его из выбранного элемента в соседние по столбцу.Устройство позволяет реализовать накопитель с предельным быстродействием и 50 высокой помехоустойчивостью при одновременном снижении потребляемой мощности и уменьшении числа входов записи.Высокие помехоустойчивость и быстродействие обусловлены отсутствием словарной 55 выборки и соответствующего ей переключения шин питания элементов памяти. Выборка осуществляется только с помощью коммутации тока считывания по строкам и столбцам. При этом в накопителе достигается функциональная интеграция - ток считы 1656595вания используется также и для записи. Данная функциональная интеграция позволяет упростить устройство и получить экономию мощности, Для информационной емкости накопителя 1 кбит форматом 32 строки х 32 столбца зкономия суммарной мощности за счет удаления двух источников тока записи в каждой строке составляет 30 - 50 О. Объединение всех элементов памяти на общие два входа записи позволяет при интегральном исполнении использовать по две шины записи на каждую пару соседних строк или столбцов, таким образом при подсчете площади на один элемент памяти приходится только одна шина записи вместо рех в прототипе. При моделировании на ЭВМ накопителя емкостью 1 кбит генерация ложных импульсов по тракту считывания по строкам увеличивает время выборки адреса на 20 - 30; (время выборки адреса определяется по наиболее инерционному каналу и наихудшей комбинации смены адресов и распределения информации в накопителе), При введении элемента задержки в формирователи выборки строк время выборки адреса уменьшается на 20- 30 О и наиболее инерционным каналом, определяющим время выборки, становится тракт выборки разрядов,Формула изооретения Накопитель, содержащий формирователи выборки строки, усилители считывания, матрицу элементов памяти, причем информационные входы формирователей выборки строки являются соответствующими информационными входами накопителей, выходы усилителей считывания объединены и являются информационным выходом накопителя, каждый элемент.памяти матрицы включает выполненные на и-ри-транзисторах два элемента считывания, два элемента хранения, два элемента записи и элемент выборки, согласующий элемент и два нагрузочных элемента на резисторах, два фиксирующих элемента на диодах Шотткй, аноды которых объединены с первыми выводами резисторов нагрузочных элементов и коллектором транзистора первого элемента считывания и подключены к первой шине питания накопителя, коллектор гранзистора второго элемента считывания каждого элемента памяти матрицц подключен к информационному входу соответствующего усилителя считывания, второй вывод резистора первого нагрузочного элечента в каждом элементе памяти. матрицц обьединен с коллекторами транзисторов первых элементов хранения и записи, базами транзисторов первого элемента считывания и второго элемента хранения и подключен к катоду диода первого фиксирующего элемента, второй вывод резистора второго нагрузочного элемента в каждом 5 элементе памяти матрицы обьединен с коллекторами транзисторов вторых элементов хранения и записи и базами транзисторов второго элемента считывания и первого элемента хранения и подключен к катоду диода 10 второго фиксирующего элемента, эмиттерцтранзисторов элементов хранения каждого элемента памяти матрицы обьединены и подключены к первому выводу резистора согласующего элемента того же элемента 15 памяти матрицы, второй вывод которогоподключен к выходу соответствующего источника тока хранения, эмиттеры транзи, сторов элементов считывания каждогоэлемента памяти матрицы объединены и 20 подключены к коллектору транзистора элемента выборки, база которого обьединена с базами транзисторов элементов выборки элементов памяти в каждом столбце матрицы и подключена к соответствующей шине 25 выборки накопителя, базы транзисторовпервых элементов записи всех элементов памяти матрицы объединены и подключены к первому входу записи накопителя, эмиттеры транзисторов элементов выборки обье динены по строке и подключены к первомувь ходу соответствующего формирователя выборки строки, о т л и ч а ю щ и й с я тем, что, с целью снижения потребляемой мощности, повышения быстродействия и упро щения накопителя, в каждую строкуматрицы введен элемент задержки, информационный вход которого подключен к второму выходу соответствующего формирователя выборки строки, а выход подклю чен к входу соответствующего усилителясчитывания элемент задержки выполнен на емкостном элементе-транзисторе и сдвигающем элементе-резисторе, первый и втсрой выводы которого подключены соот ветственно к выходу элемента задержки иколлектору, объединенному с змиттером транзистора емкостного элемента и подключенного к информационному входу элемента задержки, база транзистора 50 емкостного элемента подключена к второйшине питания накопителя, в каждом элементе памяти матрицы змиттеры транзисторов элементов запи подключены к коллектору транзистора элемента выборки того же элемента памяти матрицы, базытранзисторов вторых элементов записи всех элементов памяти магрицы обьединены и подключены к второму входу записи накопителя,