Буферное запоминающее устройство

СООЗ СОВЕТСКИХсилюишеРЕСПУБЛИК ПИСАНИЕ ИЗОБРЕТЕН ВУ АВТОРСКОМУоренко льство СССР 13/00, 1986. ство СССР 13/00,СТРОИСТ в ычисГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ПЮТ СССР(54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ (57) Изобретение относится Изобретение относится к области цифровой вычислительной техники, в частности к буферным накопительным устройствам, позволяющим эффективно использовать ЭВМ при вводе информаци и может быть использовано в системах обработки потоков информации, а также для построения процессорных систем с быстрой памятью.Цель изобретения - повышение быстродействия устройства.В устройстве переключение блоков памяти происходит после того, как из какого-либо блока памяти будет считана вся информация, занесенная туда в. режиме записи, т.е. переключение происходит при "обнулении" бло" ка памяти, находящегося в режиме считывания, а не при заполнении блока памяти, находящегося в режиме записи Признаком "обнуления" блока памяти является считывание иэ него призна.Ка последнего слова, который записы.801644148 А 1 51)5 С 06 Г 13/00 12/00 2лительной технике и может быть использовано в качестве буферной памятидля сопряжения потоков информации вустройствах, работающих в реальномв.ремени. Цель изобретения - повышение быстродействия устройства. В устройстве переключение происходит послесчитывания всей записанной информации в одном из блоков памяти. Дляреализации данного метода в устройство введены триггеры, элементы И-НЕ,инверторы и элемент И с соответствуэшими ГВязями, 1 ил,вается в блок памяти непосредственноперед. моментом переключения блоков памяти.На чертеже показана. схема устройства.Устройство содержит два счетчика1 и 2 адреса, два блока 3 и 4 памяти, генератор 5 импульсов и схемууправления, включакщую в себя триггеры.6-10, элемент И 11, инверторы12 и 13, элементы И-НЕ 14-16 и два коммутатора 17 и 18.Устройство работает следующим об- ООразом.При отсутствии сигнала "Пуск" обнуляются счетчики 1 и 2 адреса, триггеры 7-9, триггер 6 устанавливается в единичное состояние. Низкий потен циал с прямого выхода триггера 9 поступает на адресный вход коммутатора 17, в результате чего импульсы записи, поступающие на первый и второй . входы коммутатора 17 с генератора 5, 1644148проходят на выходы коммутатора 17 и подаются на счетчик 1 адреса, блок 3 памяти и триггер 6, т.е. низкий потенциал на прямом выходе триггера 9 соответствует режиму записи в блок 3 памяти, а высокий потенциал с инверсного выхода триггера 9 поступает на адресный вход коммутатора 18, что соотнетстнует выбору третьего входа коммутатора 18, на котором присутствует высокий потенциал, и четвертого входа коммутатора 18, на который поступают импульсы считывания с генератора 5, что соответствует режиму считывания из блока 4 памяти, Однако высокий потенциал с инверсного выхода триггера 7 поступает на управляющий вход коммутатора 18 и запрещает прохождение на выходы коммутатора 18 управляющих сигналов с третьего и четвертого входов. Поэтому считывание иэ блока 4 памяти не происходит, Такое состояние устройства является исходным к приходу сигнала "Пуск", т.е. устройство готово производить запись поступающей информации в блок 3 памяти, так как в блоке 4 памяти отсутствует информация,.он находится практически в отключенном состоянии и считывание иэ него не происходит.После прихода сигнала "Пуск" информация, подлежащая записи в блок 3 памяти, привязывается к сигналу "Пуск" и синхрониэируется частотой записи Р с генератора 5. Импульсы записи с выхода коммутатора 17 поступают в блок памяти одновременно с импульсами выбора блока памяти, благодаря чему становится возможным обойтись без сложной схемы формирования временной диаграммы, содержащей элементы задержки, Импульсы выбора блока 3 памяти н то же время являются импульсами модификации с че тчик а адре са 1, из менение состояния которого происходит по заднему фронту импульса выбора блока памятиТаким образом, информация записывается н блок 3 памяти до прихода сигнала "Конец слова (КС) . Необхон 50 димость сигнала КС обуславливается тем, что при последовательно-параллельной передаче информации необходимо инициализировать каждое слово во55 избежание потерь информации. В случае, если длина передаваемого слова соответстнует информационной разрядности блока памяти, сигналом КС сопронождается каждая посылка записываемой информации. Переключение блоков памяти по сигналу КС позволяет избежать ситуации, при которой часть записанного слова находится в одном блоке памяти, а часть и другом.При поступлении на вход устройства сигнала КС триггер 8 устанавливается в высокое состояние, так как на вход элемента И-НЕ 14 поступает потенциал низкого уровня с выхода триггера 7. По переднему фронту сигнала КС формируется признак последнего слова на инверсном ныходе триггера 8, который записывается в блок 3 памяти по входу Р 1.По.заднему фронту сигнала КС триггер 9 изменяет свое состояние и на прямом выходе триггера 9 устанавли", вается высокий потенциал, который поступает на адресный вход коммутатора 17. В результате этого на выход коммутатора 17 поступают сигналы с третьего и четвЕртого входов коммутатора.Низкий потенциал с инверсного выхода триггера 9 поступает на адресный вход коммутатора 18, благодаря чему становится .возможным прохождение сигналов с первого и второго входов коммутатора 18 на его выходы. Этосостояние устройства соответствует режиму записи в блок 4 памяти и режиму считывания из блока 3 памяти.Схема сброса, построенная на триггере 10 и элементах 11,13 и 16, формирует импульс сброса, привязанный к частоте считывания, устанавливающий триггеры 6 и 7 в высокое состояние, обнуляющий счетчик 1 и 2 и устанавливающий триггер 8 в низкое состояние. В такое исходное положение устройство переходит всякий раз после переключения блоков памяти.Информация, подлежащая записи в блок 4 памяти, записывается аналогично тому, как она записывалась в блок 3 памяти. Однако прекращение записи происходит по сигналу КС.лишь то гда, ко гда полно стью считыв ае тся информация, записанная в блок 3 памя" ти, о чем свидетельствует считывание из блока 3 памяти с выхода 01 признака последнего записанного слова.Это происходит следующим образом.В процессе считывания из блока 3 памяти на вход разрешения записи.блока 3 с коммутатора 17 поступает высокий потенциал,удерживающий блок памяти в35 5 164414 режиме считывания. Импульсы выбора блока памяти, формирующиеся по частоте считывания Рс, одновременно поступают на счетчик 1 адреса и триггер5 6, на котором фиксируется наличие признака последнего, записанного в блок 3, слова. При достижении счетчиком 1 адреса, по которому записано последнее слово в блок 3, на выходе 01 блока 3 появляется низкий потенциал - признак по следнего слова, который задним фронтом импульса выбора блока памяти фиксируется на триггере 6. Сигнал с прямого выхода триггера 6 поступает на элемент И-НЕ 14 и уста-. навливает на входе 0 триггера 8 высокий потенциал, подготавливая схему к переключению. Высоким потенциалом с инверсного выхода триггера 6, посту пающим на управлянщий вход коммутатора 17, блокируется выдача сигналов .выбора блока 3 памяти и, следовательно, сигналов модификации счетчика 1 адреса через коммутатор 17. С прихо дом сигнала КС блоки памяти переключаются и схема работает так, как описано выше.Информация, считываемая иэ блоков 3 и 4 памяти, может быть объединена 30 в один канал при помощи коммутатора, управляемого триггером 9 или через элементы ИЛИ, и синхронизирована частотой считывания. Формула иэо бре тенияБуферное запоминакщее устройство,содержащее два счетчика адреса, дваблока памяти, первый триггер, генератор импульсов и коммутаторы, причем выходы первого и второго счетчиков адреса соединены с адресными входами первого и второго блоков памяти соответственно, информационные входы первого и второго счетчиков адреса сое динены соответственно с первым и вторым выходами первого и второго комму" таторов, второй и первый выходы которых соединены с входами "Выбор кристалла" и разрешения записи первого 5 О и второго блоков памяти соответственно, прямой выход первого триггера соединен с первым управлякщим входом первого коммутатора, инверсный выход, первого триггера соединен с первым управлянюцим входом второго коммутатора, первый выход генератора импульсов соединен с первыми информа ционными входами коммутаторов, второй выход генератора импульсов соединен свторыми информационными входами комм утато ров, пе рвый и в то рой инфо рм ационные входы блоков памяти являютсясоответственно первым и вторым информационными входами устройства, первыйи второй выходы блоков памяти являются информационными выходами устройства, о тличающее сятем,что, с целью повышения быстродействия, в устройство введены триггеры свторого по пятый, три элемента И-НЕ,два инвертора и элемент И, выход которого соединен с обнуляюшими входами счетчиков адреса и четвертоготриггера и с установочным входом второ го триггера, инфо рмацио нные входывторого и третьего триггеров соединены с вторыми выходами блоков памяти, первый и второй входы первогоэлемента И-ЕЕЕ подключены к прямым выходам второго и третьего триггеров,инверсные выходы которых соединеныс вторыми управляющими входами первого и второго коммутаторов соответственно, выход первого элемента И-НЕсоединен с информационным входом четвертого триггера, вход синхронизациикоторого соединен с входом первогоинвертора и третьим выходом генератора импульсов, выход инвертора подключен к первому входу второго элементаИ-НЕ, второй вход которого соединенс прямым выходом че тве рто го тригге ра,инверсный выход которого соединен св то рыми инфо рмацио нными в ходами блоков памяти, выход второго элементаИ-НЕ соединен с входом синхронизациипервого триггера и информационнымвходом пятого триггера, вход синхронизации которого и вход второгоинвертора объединены и подключены квторому выходу генератора импульсов,инверсный выход пятого триггера ивыход второго инвертора соединены соответственно с первым и вторым входами третьего элемента И-НЕ, выход которого соединен с установочным входом третьего триггера и с вторым входом элемента И, первый вход которогосоединен с обнуляецими входамипервого и третьего триггеров и является входом запуска устройства, входЫсинхронизации второго и третьеготриггеров подключены к первому выходу первого коммутатора и второму выходу второго коммутатора соответственно.. Фокинадюкова СоставительТехред Л.Се Редакто орректор Т.Малец а тиям при комитета поМосква, ЖПроизводственно тельский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 аказ 1241 Тираж НИИПИ Государственног 113035