Устройство для управления памятью

ОП ИСАНИ ЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ1748414 Союз СоветскквСоцмалистнчеекикРеспубликОпубликовано 15.07,80. Бюллетень М 26Ф ао делам изобретений н открытий(53) УДК 681-325 (088.8) Дата опубликования описания 17,07,80(54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ПАМЯТЬЮ 2 Изобретение относится к области вычислительной техники и технической кибернетики и предназначено для управления многомодульной памятью обмена и распределения заданий по процессорам в5 цифровой вычислительной системе.Известно устройство для управления памятью (1 , содержащее матрицу ячеек памяти, шифратор, регистры, счетчики, генератор, триггеры, элементы И, ИЛИ.Недостатками этого устройства являются его ограниченные возможности при распределении заданий по блокам памяти, ориентации на узкий класс специальных задач.т 5Наиболее близким техническим реше- нием к предлагаемому изобретению является устройство 21, содержащее матрицу ячеек памяти, коммутаторы, дешифраторы, шифраторы, блок управления выборкой из памяти, блоки ассоциативной памяти, перекрестные коммутаторы, операционный блок, буферные блоки памяти, регистр, счетчик неудовлетворенных запросов,Однако это устройство недостаточноэффективно распределяет задания по блокам памяти, допускает простои оборудования.Целью изобретения является повышение коэффициента использования оборудования.Поставленная цель достигается тем, что в устройство для управления блоковой основной памятью 2 , содержащее матрицу ячеек памяти, первая и вторая группы входов которой соединены с выходами первых коммутатора и дешифратора, группа выходов матрицы ячеек памяти соединена через первый шифратор с первойгруппой входов второго коммутатора, блок управления выборкой из памяти, первая группа выходов которого через второй шифратор соединена с первыми входами .первой ассоциативной памяти и первого перекрестного коммутатора, операционный блок, вторую и третью ассоциативные памяти, три буферных блока памяти, ре,гистр, второй, третий, четвертый, пятый19 74,841 го элемента И, выход которого соединен с первым входом первого коммутатора, второй. и третий входы которого соединены с выходами третьего и седьмого элементов И соответственно, второй выход второго триггера соединен с первым Входом восьмого элемента И, первый выход третьего триггера соединен с первым входом девятого элемента И, второй выход третьего триггера соединен с выхо дом блока, первый выход четвертого триггера соединен с выходом блока, второй выход четвертого триггера соединен с выходом блока и вторым входом четвертого элемента И, первый выход пятого 1 триггера соединен с выходом блока, вторыми входами второго и третьего коммутаторов, четвертого элемента И и первым входом десятого элемента И, второй выход пятого триггера соединен с выходом бло о ка и вторым Входом девятого элемента И, первый выход шестого триггера соединен с выходом блока, третьим входом третье го коммутатора и первым входом седьмого элемента И и.через восьмой элемент 25 И - с выходом блока, второй выход шестого триггера соединен с выходом блока непосредственно и через девятый элемент И, первый выход седьмого триггера соединен с выходом, блока, второй выход седьмого триггера соединен с вйходбм блока и вторым входом десятогоl элемента И, первый выход восьмого триггера соединен с выходом блока, тре 420тьим входом второго коммутатора и вторым входом седьмого элемента И, Второйвыход восьмого триггера соединен с третьими Входами ВОсьмОГО и десятоГО элементов И, первым входом третьего элемента ИЛИ и через шестой элемент Исо вторым входом девятого триггера, первый вькод которого соединен с первымвходом одиннадцатого элемента И и черезтретий элемент ИЛИ - с первым входомдесятого триггера, первый выход которого соединен с выходом блока, второй выход десятого триггера соединен с выходомблока и четвертым входом десятого элемента И, второй выход девятого триггерачерез десятый элемент И соединен с выходом блока, выходы второго и третьегокОммутаторов соединены соответственнос выходом блока и вторым входом десятого триггера, первый выход шестого тригера через восьмой элемент И соединен свыходом блока выход первого элементаИЛИ соединен со вторым входом третьего триггера, выход генератора черезодиннадцатый элемент И соединен с выходом блока.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРпо заявке Ъ 2516429/18-24,кл, О 06 Р 15/20, 1977,2, Авторское свидетельство СССРМ 283685, кл. 6 06 Р 9/06, 196937 ф 94перекрестные коммутаторы, третий, четвертый коммутаторы и счетчик неудовлетворенных запросов, введены блок управления распределением заданий, счетчик итри дешифратора; причем перваягруппавыходов первой ассоциативной памяти соединена с группой входов первого коммутатора, первый вход которого соединен свйходом "счетчика и первым ьходом матрицы ячеек памяти, второй вхрд которой 10соединен с выходом блока управления рас.пределением заданий и первыми входамивторой и третьей ассоциативных памятейй первой буферной пвмятй; выходй которойсоединены с входами второго дешифратора, 15группой входов третьего коммутатора ивторой группой входов второго коммутатора, выходы которого через вторую буферную память соединены с входами третьего дешифратора и первой группой входов четвертого коммутатора, выходы которого соединены с входами второго перекрестного коммутатора, входами первогодешифратора, вторыми входами первой буферной памяти и перекрестного коммутатора и первым входом третьего перекрестйого коммутатора, выходы которого черезтретью буферную память соединены с четвертым перекрыстным коммутатором, выходы второй группы первой ассоциативнойпамяти соединены с первым входом счетчика, третьей группой входов второго коммутатора и второй группой входов четвертого, коммутатора и первым входом операционного блока, выход первой вссоциативной памяти соединен со вторым входомсчетчика, первым входом счетчика неудовлетворенных запросов, вторым" входомоперационного блока, третьим входом первой буферной памяти и первым входом бло ка управления распределением заданий,второй и третий входы которого соединены с выходами соответственно второй итретьей ассоциативных памятей, выходывторой ассоциативной памяти соединены с 45вторыми входами счетчика неудовлетворенных запросов, третьего перекрестного" коммутатора, первой и третьей асСоциативных памятей, третьими входами первого перекрестного коМмутаторе, счетчика, 50операционного блока, четвертым входомблока управления распределением заданийи черезпятый перекрестный коммутатор спервой группой выходов устройства, выхбды третьего коммутатора соеднйены с 55третьим входом первой ассоциативной памяти, выходы второго перекрестного коммутатора соединены со входами блока упсфравления выборкой из памяти, выходы первого шифратора соединены со входами четвертого дешифратора, выходы операционн го блока, второго, третьего и четвертого дешифрвторов соединены соответственно с пятым, шестым, седьмым и восьмым входами блока управления распределением заданий, выход которого соединен с управляюпами входами первого, второго, третьего и четвертого коммутаторов, второй буферной памяти и первой ассоциативной памяти, вйходы первого шифратора соединены с третьей группой входов четвертого косщутатора, выходы регистра, блока управления выборкой иэ памяти, пятого перекрестного коммутатора соединены с второй, третьей и четвертой группой выходов устройства соответственно, а блок управления распределением заданий содержит генератор, коммутаторы, триггеры, элементы ИЛИ, И, причем первый вход блока соединен с первыми входами первого и второго триггеров, первого элемента ИЛИ, группой входов первого коммутатора, первым входом второго и третьего коммутаторов и через второй элементИЛИ - с выходом блока, второй вход блока соединен с первыми входами третьего триггера, первого и второго элементов И, третий вход блока соединен с первым входом четвертого элемента И и вторым входом первого элемента ИЛИ, четвертый вход блока через первый и второй элементы И соединен с первыми входами соответственно пятого и шестого триггеров, пятый вход блока соединен с первым входом седьмого триггера, шестой вход блока соединен с первым входом третьего элемента И, седьмой вход блока соединен с первыми входами восьмого триггера, четвертого и пятого элементов И, восьмой вход блока соединен с первым входом девятого триггера и через пятый элемент И - с выходом блока, третьим входом первого элемента ИЛИ и вторыми входами пятого и шестого триггеров, первый выход первого коммутатора соединен со вторыми входами второго и четвертого триггеров, второй, третий и четвертый выходы первого коммутатора соединены со вторыми входами соответственно первого, седьмого и восьмого триггеров, пятый выход первого коммутатора соединен с первым входом шестого элемента И, первый выход первого триггера соединен с выходом блока, второй выход первого триггера соединен с выходом блока и первым входом второго коммутатора, первый748414 выход второго триггера соединен с выходом блока и вторым входом третьего элемента И, выход которого соединен с первым входом первого коммутатора, второй и третий входы которого. соединены с вы ходами третьего и седьмого элементов И соответственно, второй выход второго триггера соединен с первым входом вось-. мого элемента И, первый выход третьего триггера соединен с первым входом де- О вятого элемента И, второй выход третьего триггера соединен с выходом блока, первый выход четвертого триггера соединен с выходом блока, второй выход четвертого триггера соединен с выходом блока и вторым входом четвертого элемента И, первый выход пятого триггера соединен с выходом блока, вторыми входами второго и третьего коммутаторов, четвертого элемента И и первым входом десятого 20 элемента И, второй выход пятого триггера соединен с выходом блока и вторым входом девятого элемента И, первый выход шестого триггера соединен с выходом блока, третьим входом третьего коммутатора, первым входом седьмого элемента И и через восьмой элемент И - с выходом блока, второй выход шестого триггера соединен с выходом блока непосредственно и через девятый элемент И, первый выход ЗО седьмого триггера соединен с выходом блока, второй выход седьмого триггера соединен с выходом блока и вторым входом десятого элемента И, первый выход восьмого триггера соединен с выходом 35 блока, третьим входом второго коммутатора и вторым входом седьмого элемента И, второй выход восьмого триггера соединен с третьими входами восьмого и десятого элементов И, первым входом третье О го элемента ИЛИ и через шестой элемент И - со вторым входом девятого триггера, первый выход которого соединен с первым входом одиннадцатого элемента И и через третий элемент ИЛИ - с первым входом 45 десятого триггера, первый выход которого соединен с выходом блока, второй выход десятого триггера соединен с выходом блока и четвертым входом десятого элемента И, второй выход девятого триггера через десятый элемент И соединен с выходом блока, выходы второго и третьего коммутаторов соединены соответственно с выходом блока и вторым входом десятого триггера. Первый выход шестого триггера 55 через восьмой элемент и соединен с выходом блока, выход первого элемента ИЛИ соединен со вторым входом третьего триг 6гера, выход генератора через одиннадца:тый элемент И соединен с выходом блокФ На фиг. 1 показана блок-схема устройства; на фиг. 2 - структура блока уп равления распределением задания, где 1 - матрица ячеек памяти, 2 - первая ассоциативная память (АП); 3 - вторая ассоциативная память (АП); 4 - третья ассоциативная память (АП); 5 - операционный блок; 6 - первый буферный блок памяти (БП).; 7 - второй буферный блок памяти (БП); 8 - третий буферный блок памяти (БП); 9 - первьй шифратор, 10- второй шифратор; 11 - блок управления выборкой из памяти, 12 - первый коммутатор; 13 - второй коммутатор, 14 - третий коммутатор; 15 - четвертый комму-татор; 16 - первый перекрестный коммутатор; 17 - второй перекрестный коммутатор, 18 - третий перекрестный коммутатор; 1 9 - четвертый перекрестный коммутатор; 20 - пятый перекрестный коммутатор; 21 - первый дешифратор; 22 - второй дешифратор; 23 - третий дешифратор;24 - четвертый дешифратор; 25 - регистр,26 - счетчик неудовлетворенных запросов;27 - счетчикф 28 - блок управления распределением заданий; 29 - первый входблока управления распределением заданий;30 - второй вход блока управления распределением заданий; 3 1 - третий входблока управления распределением заданий;32 - четвертый вход блока управленияраспределением заданий; 33 - пятый входблока управления распределением заданий;34 - шестой вход блока управления распределением заданий; 35 - седьмой входблока управления распределением заданий;36 - восьмой вход блока управления распределением заданий; 37 - первая группавыходов устройства, 38 - вторая группавыходов устройства; 39 - третья группавыходов устройства; 40 - четвертая группа выходов устройства; 4 1 - группа входов устройства, 42 в ,группа числовыхшин; 43 - генератор, 44 - первый коммутатор; 45 - второй коммутатор; 46 -третий коммутатор, 47 первый триггер,48 второй триггер; 49 - третий триггер,50 - четвертый триггер, 51. - пятыйтриггер; 52 - шестой триггер; 53 - седьмой триггер; 54 - восьмой триггер, 55 девятый триггер, 56 - десятый триггер;57 - первый элемент ИЛИ; 58 - второйэлемент ИЛИ; 59 - третий элемент ИЛИ;60 - первый элемент И; 61 - . второй.элемент И; 62 - третий элемент И; 63ния и записи от центральных про.ессоров,и процессоров обмена поступают в устрой ОРаспределение информации по строке ство на группу входов 41 в АП 3, ц ко- в АП -3 следующее:% поля строки АЛ 3 выхода блока25 я опрос АП 3 го запоминаюв его состав; ьности, содерработы устройПри наличииуправления 28по командам отщего устройствав следуощей пожащей 4 этапа на поиск максимального кода ( по числу неудовлетворенных запросов); если выделенных строк нет, то восстанавливается индикация по предыдущему опросу (по шагу 1); если имеются выделенные строки, то по ним производится опрос по полю 5 нв поиск минимального кода (высший при-оритет), выделяется верхняя строка и ее содержимое выводится на выходной регистр АП.З и выделяется сигнал, поступающий на вход 30 блока 28. Далее следует шаг 4. сигнала спроизводитс постоянно входящего едователалгоритма ст Этап 1. В первую очередь производится определение наличия запросов от процессоров обмена (ПО) на чтение (Чт).,если таковых нет то переходят на этап, 2 еЭтап 2. Производится определение наличия запросов от ПО нв запись (Зп), еслитаковых нет, то переходят на этап 3,Этап 3. Производится определение нали-чия запросов от центральных процессоров(ЦП) нв Чт, если таковых нет, то пере ходят на этап 4.Эап 4. Производится определениеличия запросов от ЦП на Зп.Обслуживание запросов на выделенипамяти производится в следующем порядке, содержащем 16 шаговШаг 1. Опрос АП 3 по полю 2 (видпроцессора: 10 - ЦП; "01 - ПО) и пополю 3 (тип запроса: 10" - За 01 -Чт); если тип запроса Зп, то пераходятна шаг 2, если тип запроса Чт, то переходят на шаг 3,Если выделенных строк нет, то первходят к шагу 1 на определение наличия55запросов другого типа согласно программе, если имеются выделенные строки, тосреди них производится опрос по полю 6 нв45:элемент И; 67 - восьмой элемент И, 68 девятый элемент И, 69 - десятый элементИ; 70 - одиннадцатый элемент И.,5Устройство работает следующим образом,Запросы на выделение памяти для чте- т торой каждая строка закреплена за отдельным процессором. В запросе на запись информации, кроме типа запроса (чтениефзались), указывается также номер абонентаи его приоритет, номер задачи, к которойотносится передаваемая информация и количество передаваемой информации (встраницах),Швг 3. Если выделенных строк нет, то переходятк шагу 1 на определение наличия зайрос;ов другого типа согласно программе, если имеются выделенные строки, .то из ннх вйделяется верхняя и ее содержимое выводится на выходной регистр АПЗ и выдается сигнал на вход 30 блока 28, Далее следует переход на шаг 5.Швг 4. Сигнал с входа 30 блока 28 проходит через элемент И" 60, так как на втором входе этого элемента имеется единичный потенциал с входа 32, пришедший от первого разряда поля 3 выходного регистра АПЗ (Зп), и устанавливает в 1 триггер 51, сигнал с единичного выхода которого чер.ез выход блока 28 посгупает в АП 2, По этому сигналу в АП 2 принимается код из ноля 8 выходного регистра АП 3 о количестве требуемых страниц памяти обмена для Зп и начинается ее опрос по командам от постоянного за9 748414 10юпоминающего устройства, входящего в ее на, всего,3 строк - по числу блосостав. ков памяти.Каждая строка, АП 2 закрепле- Распределение информации по строке вна за одним блоком памяти обме АП 2 следующее:"тМ поля строки АП 2 ам оттва, в тоян а шаг 10.30 блока 2861, так как ента имеется а 32, пришедвыходного навливает в диничного вы блока 28 попо нему приодного реги- а и начинает 4 по команд щего устрой о одержит инфор- .роме того, каж-блок регистровисаны коды но-полю 1) и страших данные по роке ии поля строки ассоциативной памяти Далее переходят на шаг 7.Шаг 7. Сигнал с входа 31 блока 28устанавливает в1 триггер 50, сигналс единичного выхода которого через выходблока 28 поступает на вход АП 2 и раз-решает прием в нее кода с поля 1 выходного регистра БП 6. Производится опросАП 2 по полю 1 и поли 3 0" блокировки),45Если есть вьщеленная строка, то вырабатывается сигнал, который поступаетна вход 29 блока 28, и переход на шаг 9.Если вьщеленных строк нет, то вырабатывается сигнал, который поступает навход 29 блока 28 и в БП 6, переходят.на шаг 8,Шаг 8. Сигнал с входа 29 блока 28устанавливает в 1" триггер 48, сигналс единичного выхода которого поступаетна коммутатор 13, разрешаяиз БП 6 в БП 7, а сигнал 2,да триггера 48 поступаеткоторая выставляет затем н т на шаг 6,Производится опрос АП 4 под процессора по запросу).еленных строк нет то вырабагнал, который поступает наока 28, устанавливает в "1 ф, сигнал с единичного выходасходит элемент И" 68, такдругих его входа также постунулевых выходов триггеровдалее, через выход блока 28упает в АП 3 и переходят на ПереходяШаг 6,полю 1 (виЕсли выдтывается сивход 31 блтриггер 49пр которого как на дв пает 1" 51 и 52, сигнал пост ш оки, то полю 4 ший пр я верх выдаетс Если имеются выделенные стрсреди них производится опрос пона поиск минимального кода (высоритет абонента).Затем выделяетсняя строка, содержимое которойна выходной регистр АП 4 и вырется сигнал, который поступает н31 блока 28, а из БП 6 начинаследовательный вывод адресов изрегистров выделенной строки находной регистр. абат прием кодос выхода АПничного в иа БП а свой в ется побпока го выыхо-6), ыходДалее следует переход нШаг 5. Сигнал с входапроходит через элемент Иф",на втором ьходе этого элемединйчный потенциал с входший от 2-го разряда поля 3регистра АП 3 (Чт), и уста1" триггер 52, сигнал с ехода которого через выходступает в АП 4, в которойнимается код из поля 2 выхстра АП 3 о виде процессор сяопрос АПго запоминаюв ее состав,Каждая строка АП 420 мацию по одной задаче,дой строке соответствуетв БП 6, в этом блоке замеров блоков памяти (пониц (по полю 2), содерж25 этой задаче.Распределение информав АП 4 следующее:11 748 ной регистр следующий код из блока регистров вьщеленной строки, переход к шагу 7, если вся информация из блока регистров выделенной строки БП 6 выведенато дешифратор 22 вырабатывает сигнал, который поступает через вход 34 блока 28,на элемент И 65, проходит через негоу так как нв Второй его ВхОд по стуйает единичный потенцию с триггера 48, проходит через коммутатор 44, ус-, 10 твнавливает в "Оф триггеры 48, 50 и в 1 триггер 54. Сигйал:с единичного вы-, хода триггера 54 поступает в БП 7 и коммутатор 15, Затем проижодится обнуление содержимого вьщеленной строки И АП 4 и соответствующего ей блока регистров и БП 6. Переходят на шаг 14.Шаг 9, Сигнал с входа 29 блока 28 проходит через коммутатор 44, устанавливает в О" триггеры 48 и 50, посту о пает в БП 7 и обнуляет ее.Переход к шагу 6 для опроса АП 4 на поиск другой задачи.Шаг 10. Код о количестве страниц, требуемых запросу на Зп, принятый с по ля 8 выходного регистра АП 3, вводится в поле 4 его регистра опроса. Пусть значение эт-.го кода К (страниц). Затем производится опрос АП 2 по полю 2 ("0 резервирования) и псаю 3 ("0" блокиров- Зо ки), по которому вьщеляются те строки, блоки памяти которых не блокированы по обмену с процессорами и не зарезервированы.35Среди выделенных строк производит сн Опрос по псаю 4 нв "равенство коду К.Если вьщеленных строк нет, то переходят на шаг 11, если имеются выделен ные строки, то оставляется из них верхняя, в ней псае 3 (блокировка) устанавливается в "1", а затем ее содержимое выводится нв выходной регистр, вырабатывается сигнал, который передается в 45 счетчик и на вход 29 блока 28, по нему устанавливается в "0 триггер 47 а счетчик 27 принимает код иэ псая 4 выходного регистра АП 2. Затем вырабатывается сигнал начапа выдачи из БП 7, 50 который из АП 2 поступает на вход 29 блока 28 и переходят на шаг 14, а если БП 7 пуст (есть сигнал с дешифратора .23), то вырабатывается сигнал начала выдачи из выходного регистра АП 2 и, 55 регистра шифратора 9, который поступает ,из АП 2 на вход 29 блока 28. Переходят на шаг 13,12Шаг 1 1. Производится опрос АП 2 по полям 2 и 3 на 0", Оф, по которому выдеаяются строки, блоки памяти которых не блокированы по обмену с процессорами и не зареэервированы.Среди выделенных строк производится опрос по полю 4 на "больше, чем К.. Если вьщеленных строк нет, то переходятк шагу 12, если имеются вьщеленные строки, то среди них производится поиск строк с минимальным кодом по пс- лю 4, потом оставляется среди них верхняя строка, в которой поле 3 (блокировка) устанавливается в 0", а ее содержимое вйводится на выходной регистр АП 2, вырабатывается сигнал, который поступает. в операционное устройство 5 и на вход 29 блока 28, В блоке 28 этот сигнал, пройдя через коммутатор 44, устанавливает в 0 триггер 47, а операционный блок 5 по нему принимает код из поля 4 выходного регистра АП 2 и вычитает из1 него код К, принятый из поля 8 выходного регистра АП 3; результат вычитания передается в АП 2 и записывается в поле 4 выделенной строки, затем код К из поля 8 вводится в счетчик 27, так как его пропускает единичный сигнал с триггера 53, передаваемый через выход блока 28, а затем вырабатывается сигнал начала выдачи из БП 7, который из АП 2 поступает на вход 29 блока 28 и далее переходят на шаг 14, а если магазин пуст (есть сигнал с дешифратора 23), то ,вырабатывается сигнал начала выдачи из выходного регистра АП 2 и регистра щиа. ратора 9, который поступает на вход 29 блока 28. Далее переходят на шаг 13.Шаг 12. Производится опрос АП 2 по полям 2 и 3 и "О", 0 по которому выделяются строки, блоки памяти которых не блокированы по обмену с процессорами и не зарезервированы.Среди выделенных строк производится поиск максимального кода по полю 4.Если не выделено ни одной строки, то вырабатывается сигнал об отсутствии свободной памяти, который поступает на счетный, вход счетчика неудовлетворенных запросов 26 и на вход 29 блока 28, далее переходят к шагу 16.Если имеются вьщеленные строки, то из них оставляется верхняя, в ней поле 2 (резервирование) устанавливается в ф 1", а затем ее содержимое выводится на выходной регистр АП 2, вырабатывается сигнал о наличии резерва, который поступает на вход 29 блока 28, а также,в счетчик 27 и в операционный блок 5. В блоке 28 по этому сигналу устанавли вается в 1" триггер 47, в операционный блок 5 вводится код из поля 4 выходного регистра АП 2, его вычитают из кода К, принятого из поля 8 выходного регистра АП 3, а результат вычитания - число дополнительно требуемых для процессора страниц памяти вводится из операцион ного блока 5 в АП 2. 0В счетчик 27 принимается код из 4 выходного регистра АП 2 и вырабатывается сигнал о вводе в БП 7, который поступает на вход 29 блока 28, проходит в нем через элемент ИЛИ 58 и поступает 5 в БП 7. Переходят на шаг 13.Шаг 13, По коду из поля 1 ( блока памяти выходного регистра АП 2) производится опрос АП 2 и выделение соответствующей строки, затем счетчик 27 начи 20 нает выдавать на вход матрицы 1 памяти импульсы, поступающие в него из генератора импульссов 43. Общее число импуш сов, посылаемых в матрицу 1 памяти определяется кодом, введенным в счетчик25 27 - либо кодом К с поля 8 выходногорегистра АП 3, либо - с поля 4 выходного регистра АП 2 (количество имеющих.- ся свободных страниц).В матрице 1 импульсы проходят толь 30 ко в ту ее строку, которая выделена стрькой АП 2, и поступают на вход первой в строке ячейки памяти. 35Логическая схема ячейки памяти матрицы 1 обеспечивает прохождение импульса опроса с входа а выход только в том случае, если данная ячейка еще не опрашивалась и если в ней основной триггер 0 находится в 1, причем тогда этот же импульс устанавливает в " 1" дополнительньй триггер, если имеется сигнал с .триггера 47 (при вводеблоков памяти и страниц в БП 7), или обнуляет основной триггер, если триггер 47 находится в О (при вводеблоков памяти и страниц непосредственно в перекрестные коммутаторы), что позволяет следующему импульсу опроса проходить беспрепитст венно через эту уже опрошенную ячейку и опрашивать следующую по строке ячейку. После прохождения всех импульсов счетчик 27 выдает сигнал, по которому все дополнительные триггеры ячеек матрицы 55 1 устанавливаются в "О".Если триггер 47 находится в 1, то кодблока памяти из поля 1 выходного регистра АП 2 и кодстраницы из ре 14гистрашифратора 9 записываются в последовательные ячейки памяти БП 7.Если триггер 47 находится в О", то коды с поля выходного регистра АП 2 ишифратора 9 поступают непосредственно в выходные перекрестные коммутаторы16-17 через открытый коммутатор 15,Кроме того, если триггер 47 находится в О", то выделяемые процессору блоки памяти и страницы отображаются вАП 4, при этом в свободную строку АП 4 записываются коды из полей 2, 4, 5, 7 выходного регистра АП 3 - о виде процессора (через инвертор),абонента, его приоритете изадачи - соответственно в поля 1,3,4,2 выделенной свободЬ ной строки, а в блок регистров БП 6 этой. строки последовательно записываютсяблока памяти (в поле 1) из поля 1 выходного регистра АП 2 истраницы (в 2-е поле 2) из регистра шифратора 9.Когда регистр шифратора 9 пуст - имеется сигнал с дешифратора 24 или если триггер 47 в О", то вырабатывается сигнал начала обмена на выходе блока 28 и переходят к шагу 15, если триггер 47 в "1", то переходят к шагу 10, Шаг 14, Сигналы с входа 29 блока 28, а также сигнал с входа 34 (от дешифратс ра 22 при пустом выходном регистре БП 6) устанавливают в 1" триггер 54, сигнал с единичного выхода которого разрешает выдачу кодовблока памяти истраницы из БП 7 через коммутатор 15 на выходные перекрестные коммутаторы 16-18, кроме того, при этом производитсяотображение в АП 2 и матрице 1 памяти освобождения или занятия страниц блоков памяти Для этого с коммута тора 15 кодблока памяти поступает в АП 2, а кодстраницы - на дешифратор 2 1, В АП 2 производится опрос по полю 1 и выделяется строка, соответствующая заданному блоку памяти. В ней устанавливается в О" поле 2 (резервирование) и в "1 - поле 3 (блокировка по обмену с процессором), А в матрице 1 рамяти, в выхоленной строке по столбцу, указанному деши 4 оатооом 21 по кодустраницы, основной триггер устанавливается вО, если обслуживается запрос на Зп (это показывает что данная страницазанята) или в "1", если обслуживается запрос на Чт, что показывает, что данная страница свободна.Кроме того, если обслуживается запрос на Зп, в выделенной строке АП 2 поле 4 обнуляется, а если обслуживается запрос, на Чт, то код из поля 4 выделенной стро74841 ки выводится на выходной регистр, передается в операциойный блок, где к немуприбавляется единица, а затем результирующий код иэ операционного блока 5вновь вводится в поле 4 выделенной стро-ки АП 2,Выделенные блоки памяти отображаются также в АП 4. При этом, если триггер 54 находится в 1 и сигнал с егоединичного выхода проходит через коммутатор 45 на АП 4 и БП 6, в АП 4 выделяется свободная строка и соответствующий ей блок регистров в БП 6. Затем вполя 1,2,3,4 выделенной строки заносится коды соответственно иэ полей 2,7,4, д5 выходного регистра АП 3, а в регистры выделенного блока БП 6 последовательно записываются И. блока памяти истраницы из БП 7,После вывода последнего адреса изБП 7 сигнал с дешифратора 23 поступаетна вход 35 блока 28 и устанавливает вО триггер 54, затем переходят к шаГу 13,Шаг 1 5. Коды с коммутатора 1 5 поступают на перекрестны,1 коммутатор 17, атакже код % блока памяти с коммутатсра 15 поступает на перекрестные коммутаторы 16 и 18.Перекрестный коммутатор 17 распределяет М страниц по блокам 11 управления выборкой, соответствующим коду %блока памяти,Перекрестный коммутатор 16 устанавливает в "О (если обслуживается загрос Зна Чт) или в ф 1" (если обслуживаетсязапрос на Зп), триггер в регистре 25,соответствующий блоку памяти, указанномув коде И блока памяти - таким образомзадается направление обмена информацией,оПерекрестный коммутатор 18 передаеткод Ио блока памяти в свободный регистртого блоха БП 8, который соответствуетМ процессора, подавшего запрос на обслуживание, код его М передается в перекрестный коммутатор 18 из поля 1 выходного регистра АП 3. Сигнал о начале обмена с выхода блока 28 поступает на перекрестный комму- ю татор 20 и направляется иэ него к процессору, код которого подается на коммутатор 20 с поля 1 выходного регистра АП 3 и инициирует начало обмена информацией. На этом обслуживание запросау заканчивается, устанавливаются в О" триггеры блока 28 и происходит" переход х шагу 1 на обслуживание следующего заиро 1са. Н процессе обмена информацией между блоками памяти обмена и процессорами освобождаются от обмена отдельные блоки памяти, сигналы об этом иэ блоков 11 управления выборкой поступают на шифратор 10 и передаются в АП 2, в которой опросом по полю 1 выделяются соответствующие этим блокам памяти строки и обнуляется в них поле 3 (блокировка по обмену).Шаг 16. По сигналу отсутствия свободной памяти происходит обнуление поля 2 по всему АП 2, а также этот сигнап поступает на счетчик неудовлетворенных запросов 26, где к имеющемуся числу неудовлетворенных запросов - код иэ поля 6 выходного регистра АП 3, прибавляется единица в результирующее число заносится в поле 6 строки АП Звыделенной по коду с поля 1 выходного регистра АП 3 процессора, кроме того, сигнал п ступает в БП 7 и обнуляет его.Затем переходят в шаг 1; -Использование изобретения позволит повысить производительность работы многопроцессорной вычислительной системы за счет аппаратного решения функций распределения заданий по центральным про-. цессорам, процессорам обмена, а также эа счет предотвращения взаимных помех и блокировок при обращении процессоров к йамяти.Формула изобретения1. Устройство для управления памятью, содержащее матрицу ячеек памяти, первая и вторая группы входов которой соединены с выходами первых коммутатора и дешифратора, группа выходов матрицы ячеек памяти соедийена через первый шифратор с первой группой входов второго коммутатора, блок управления выборкой из памяти, первая группа выходов которого через второй шифратор соединена с первыми входами первой ассоциативной памяти и первого перекрестного коммутатора, операционный блок, вторую и третью ассоциативные памяти, три буферныхблока памяти, регистр, второй, третий, четвертый, пятый перекрестные коммутаторы, третий, четвертый коммутаторы, счетчик неудовлетворенных запросов, о т л и ч а ю щ е е с я тем; что, с целью повышения коэффици ента испопьзования оборудования, в него введены блок управления респределенкем заданий, счетчик и тридешифратора, причем первая группа выходов пер17 748414вой ассоциативной памяти соединена с ответственно с пятым, шестым, седьмымгруппой входов первого коммутатора, пер- и восьмым входами блока управления расвый вход которого соединен с выходом пределением заданий, выход которого сосчетчика и первым входом матрицы яче- единен с управляющими входами первого,ек памяти, второй вход которой соединенвторого, третьего и четвертого коммутас выходом блока управ"ения распределе,торов, второй буферной памяти и первойнием заданий и первыми аходами второй ассоциативной памяти, выходы первогои третьей ассоциативных памятей и пер- шифратора соединены с третьей группойвой буферной памяти, выходы которой со- входов четвертого коммутатора, выходыединены с входами второго дешифратора, 16 регистра, блока управления выборкой изгруппой входов третьего коммутатора и памяти, пятого перекрестного коммутатовторой группой входов второго коммута- а соединены с второй, третьей и четвертора, выходы которого через вторую бу, ой группой выходов устройства соответферную память соединены свходами тре- жатвенно,тьего дешифратора и первой группой вхо- % , 2. Устройство по п. 1, о т л и ч адов четвертого коммутатора, выходы ко- ю щ е е с я тем, что блок управленияторого соединены с входами второго пь- ,распределением заданий содержит генерарекрестного коммутатора входами перво тор, коммутаторы, триггеры, элементыго дешифратора, вторыми. входами первой ИЛИ, И, причем первый вход блока соебуферной памяти и перекрестного комму дюпен с первыми аходами первого и втотатора и первым входом третьего перек- .рого триггеров, первого элемента ИЛИ,рестного коммутатора, выходы которого группой аходов первого коммутатора1Эчерез третью буферную память соединеныпервым аходом второго и третьего коммус четвертым перекрестным коммутатором, таторов и через второй элемент ИЛИ - свыходы второй группы первой ассоциа выходом блока, второй вход блока соедитивной памяти соединены с первым входом иен с первыми входами третьего триггесчетчика, третьей группой входов второго ра, первого и второго элементов Й, трекоммутатора и второй группой аходов тий вход блока соединен с первым входомчетвертого коммутатора и первым аходом четвертого элемента И и вторым входомоперационного блока, выход первой ассо- ЗО первого элемента ИЛИ четвертый входциативной памяти соединен со вторым блока через первый и второй элементы Ивходом счетчика, первым входом счетчи- соединен с первыми входами соответстка неудовлетворенных запросов, вторым венно пятого и шестого триггеров, пятыйвходом операционного блока, третьим вхо- вход блока соединен с первым входомдом первой буферной памяти и первым ЗЗ седьмого триггера, шестой вход блокавходом бпока управления распределением соединен с первым входом третьего элезаданий, второй и третий входы которого мента И, седьмой вход блока соединен ссоединены е выходами соответственно . первыми входами восьмого триггеравторой и третьей ассоциативных памятей, четвертого и пятого элементов И,восьвыходы второй ассоциативной памяти сое ф мой вход блока соединен с первым входомдинены с вторыми входами счетчика не- девятого триггера и через пятый элементудовлетворенных запросов, третьего пере-,Ис выходом блока, третьим аходом перкрестного коммутатора, первой и третьейвого элемента ИЛИ и вторыми аходами .ассоциативных памятей, третьими входами, пятого и шестого триггеров, первый вы-.первого перекрестного коммутатора, счет ф 5 ход первого коммутатора соединен сочика, операционного блока, четвертым вхо- . вторыми входами второго и четвертогодом блока управления распределением за- :триггеров, второй, третий и четвертыйданий и через пятый перекрестный комму- выходы первого коммутатора соединенытатор - с первой группой выходов устрой- со вторыми входами соответственно перства, выходы третьего коммутатора сое- фО вого, седьмого и восьмого триггеров,динены с третьим входом первой ассоциа- пятый выход первого коммутатора соеднтивной памяти, выходы второго перекрест нен с первым входом шестого элементаного коммутатора соединены со входами И, первый выход первого триггера соедиблока управлейя выборкой из памяти, ви-, анен с выходом блока второй выход первоходы первого шифратора соединены со ф, ,го триггера соединен с выходом блокавходами четвертого дешифратора, выходы,и первым аходом второго коммутатора,операционного блока, второго, третьего . первый выход второго триггера соединени четвертого дешифраторов соединены со- ,с выходом блока и вторым аходом третье