Устройство для обмена информацией

А 1 0 30 ПИСАНИ НИ Р 54) УСТРОЙСТИЕЙ57) Изобрете ДЛЯ ОБМЕНА ИНфОРИАФ 15 К. И, Кобеце относит вычисл ельнои техник в частностинформации.рение функцистемы за счелиза признак к с сте зоб мам накоплени ре тения - рас ь нал воэможностеиции функции аваемой информектам управле177 детельство СССР 8 С 19/28, 1986 тельство СССР 1 С 1 1/00, 1986 еализа"(5 в пе о бъии и адрес я с одновр и еиным до ГОСУДАРСТВЕННЫЙ КОМИТЕТГЮ ИЗОБРОЕНИЯМ И ОТКРЫТИЯПРИ ГННТ СС(Р Н АВТОРСКОМУ СВИДЕТЕЛЬСТВ1644149 3. кументированием всех данных Поставлен йая цель достигается использованием дешифратора 6, позволяющего определять , признак передаваемого сообщения наФ Ъ.5 основании информации, содержащейся в регистре 1, дешифратора 7, осуще"твляющего коммутацию устройства с нужным объектом управления для последующего обмена информацией. Одновременное до О кументирование данных обеспечивается при помощи введения дополнительного блока памяти, что позволяет осуществлять считывание протокола обмена из одного блока памяти в то время, как 15 другой блок памяти используется для документирования информации, Каждому объему управления выделяется фиксированная область памяти, что достигается применением блока 20 формиро Изобретение относится к области , автоматизированных систем управления, в частности к системам обмена информацией.Цель изобретения - расширение функциональных возможностей системы за 30счет реализации функции анализа признаков передаваемой информации и адресации ее объектам управления с одновременным документированием всех данных,На фиг. 1 представлена блок-схема35 устройстваф на фиг. 2 - признаки конструктивного выполнения селектора ад" реса; на фиг. 3 - блок формирования текущего адреса; на фиг. 4 и 5 - мультиплексоры; на фиг. 6 - блок управления считыванием.Устройство (фиг. 1) содержит первый 1 и второй 2 регистры, пеовый 3, вто-. рой 4,и третий 5 блоки памяти, первый 45 6 и второй 7 дешифраторы, первый 8 и второй. 9 элементы ИЛИ, первый 10 и второй 10 элементы И, сумматор 11,первую 12-14 и вторую 15-17 группы элементов И, триггер 18, селектор 19 адреса, блок 20 формирования текущего адреса, мультиплексоры 21 и 22, блок 23 управления считыванием, первый 24, второй 25 и третий 26 элементы задержкии.55Блок 20 формирования текущего адреса (фиг. 3) содержит счетчики 27, элементы И 28 и 29, группу 30 элементов ИЛИ и элемент ИЛИ 31. в ания текущего адреса. Определениетекущего адреса осуществляется сумматором 11 посредством сложения базовогоадреса в блоке памяти для данного объекта управления и смещения. Базовыеадреса хранятся в блоке 3 памяти. Позаполнении информацией, предназначенной объекту управления, выделенной длянее области происходит переключениеблоков памяти таким образом,что блок памяти, который служит для документирования информации, становится доступным для считывания протокола обмена,а вместо него подключается другойблок памяти. Такая возможность обеспечивается использованием мультиплексоров 21, и 22 и блока 23 управления считыванием. 6 ил. 1Мультиплексор 21 (фиг. 4) содержит группы 32 и 33 элементов И, группу 34 элементов ИЛИ, элемент И 35. Мультиплексор 22 (фиг. 5) содержит группы 36 и 37 элементов И, группу 38 элементов ИЛИ и элемент И 39.Блок управления считыванием (фиг. 6) содержит счетчик 40, триггер 41, элемент ИЛИ 42 и элементы 43 и 44 задержки.В устройстве обозначены входы и выходы 4586.Селектор 19 адреса (фиг. 2) содержит триггеры 87-89, элементы И 90-92, элементы ИЛИ 93-95Устройство работает следующим образом.Входами 45 и 46 устройство подключено к каналу передачи сообщений сис" темы обмена данными (СОД), а входами 47 и 48 - к вычислительному комплексу управления документированием данных.При.подключении мониторной АСУ к каналу передачи сообщений в сети СОД передаваемые кодограммы поступают на вход регистра 1 и заносятся в него синхросигналом сети СОД, поступающим на синхровход 46 регистра 1.Кодограмма сообщения в регистре 1 имеет следующий вид: Код признакаКод информационногосообщения сообщения49 6 40 Код базовогоадреса в памяти,куда записывается входнаяинформация Код номера канала, соединянще го ся с объектом, которому требуется данная информация 5 16441Дешифратор 6 расшифровывает код признаковой части и в зависимости от кода признака открывает один из элементов И 15-17.Иапример, если код признака соответствует информации, относящейся к донесениям, будет открыт элемент И 15, если код признака соответствует информации, относящейся к заявкам, будетО открыт элемент И 16, если к задачам - открыт элемент И 17 и т.п.Допустим, что код признака поступившего сообщения относится к заявкам. Тогда будет открыт элемент И 16, на другой вход которого поступает синхроимпульс, задержанный элементами 26 на время срабатывания регистра 1 и дешифратора 6. Этст синхроимпульс проходит через элемент И 16 и одно временно поступает на вход 56 селектора 19 адреса, на вход элемента .ИЛИ 8 и на вход считывания фиксированной ячейки блока 3, выполненного в виде постоянного запоминающего 25 устрой ств а.Поступая на вход считывания фиксированной ячейки блока 3 памяти, этот импульс считывает содержимое ячейки блока 3 памяти в регистр 2, куда содержимое заносится синхроимпульсом с выхода элемента 24 задержки, задерживакщего синхроимпульс на время считывания кода из блока 3 в регистр 2.В каждой из фиксированных ячеек; блока памяти 3 хранится информация в следующем виде: Дешифратор 7 расшифровывает код номера канала, по которому должна быть передана информация и открывает одни из элементов И 12-14, к входам которых подключены информационные выходы первого регистра.Синхроимпульс с выхода элемента 24 задержки проходит через элемент ИЛИ 9 и после задержки на время сбрасывания регистра 2 и дешифратора 7 эле 55 ментом 25 он поступает на входы элементов И 12-14, переписывая (выдавая) через них содержимое регистра 1 томт объекту мониторной АСУ, которому эта информация необходима, через соответствующие выходы 49-51.Параллельно с описанным выше процессом выдачи информации объекту мониторной АСУ последняя должна быть документирована. С этой .целью выходы дешифратора 6 и селектора 19 адреса соединены с соответствующими входами блока 20, а высокий потенциал с выхода дешифратора 6 (согласно данного примера) поступает на вход 63 блока 20.Поскольку принято для примера, что открыт элемент И 16, то импульс с его выхода поступает на вход 56 селектора 19, откуда он поступает на единичный вход триггера 88 (фиг. 2) и устанавливает его в единичное .состояние. Одновременно через элементы ИЛИ 93-95 этот импульс поступает на нулевые входы триггеров 87 и 89, сбрасывая их (или подтверждая) в исходное состояние.Одновременно низким потенциалом с инверсйого выхода триггера 88, подаваемым через выход 85 селектора 19 на один из входов элемента И 16, этот элемент запирается по третьему входу.Высоким потенциалом с входа 63 (фиг. 3) в блоке 20 будет открыта по одному входу группа элементов И 28,к другим входам которых подключенывыходы счетчика 27, находящегося висходном состоянии,Показания соответствукщего счетчика 27 находящегося в нулевом состоянии, через элементы ИЛИ 30 поступают на выход 65 и далее на одинвход комбинационного сумматора1,на другой вход которого поступаеткод базового адреса с выхода регистра 2.Сумматор 11 прибавляет к базовомуадресу текуший адрес - число сообщений (в данном случае оно равно нулю) и на адресных входах блоков 4,и 5, выполненных в виде ОЗУ, устанавливается адрес ячейки памяти, кудадолжно быть записано сообщение. Вкачестве импульса записи используется тот же импульс синхронизации свыхода элемента задержки, которыйпоступает на входы записи блоков 4и 5 памяти через один из элементов И 10или 1 ОУчитывая, что триггер 18 находится в нулевом состоянии, следователь 1644149но, с инверсного выхода триггера открыт элемент И 10 и импульс записипоступает только на вход записи блока 4.Необходимость двух блоков памяти54 и 5 обусловлена тем, что после заполнения соответствующих областейпамяти один из блоков памяти отклю"чается от режима записи (документирования) входных сооСщений и переходит в режим считывания, а другойблок памяти, наоборот, из режимасчитывания переходит в режим записи.Задача управления работой этих блоков 15реализуется мультиплексорами 21 и 22,выполненными аналогичным образом(фиг. 4 и 5),Адрес ячейки записи с выхода сумматора 11 поступает на одни адресныевходы 68 и 75 мультиплексоров 21 и22, а адрес ячейки считывания поступает на другие адресные входы 69 и 76мультиплексоров.Коммутация адреса с выходов элементов 32, 33 и 36, 37 через элементыИЛИ 34 и 38 осуществляется потенциалами с прямого и инверсного выходовтриггера 18.Таким образом, в рассматриваемом 30случае на адресный вход блока 4 памяти с выхода 73 мультиплексора 21поступает код адреса с входа 68, т.к.с входа 67 на другие входы элементовИ 32 подается разрешанзций потенциал.Элементы И 33 по второму входу будутзакрыты низким потенциалом с прямоговыхода триггера 18 (вход 70 блока 21).Заперт будет также элемент И 34тем же отрицательным потенциалом. В 40то же время у второго мультиплексора22 элементы И 36 будут блокированынизким потенциалом с прямого выходатриггера 18, а элементы И 37, на которые с входа 76 поступает код адреса считывания с блока 23, будут открыты высоким потенциалом с инверсного выхода триггера 18. Этим же потенциалом будет открыт элемент И 39,через который на вход управления считыванием блока 5 поступают импульсыс выхода блока 23. Момент переключения работы блоков 4 и 5 с режима на .режим фиксируется тогда, когда орин изсчетчиков (любой) 27 будет заполненполностью.55Тогдаочередной импульс с выходапереполнения одного из счетчиков 27,(фиг. 3) проходит через элемент ИЛИ 31 и поступает с выхода 66 насчетный вход триггера 18, переключаятем самым блоки 4 и 5 с режима на режим. Тот же импульс с выхода элемента ИЛИ 31 сбрасывает все счетчики висходное состояние,Для считывания той информации, которая записана одним из блоков памяти, на вход 47 блока 23 (фиг. 6) поступает код адреса считывания, насинхровход 48 блока 23 поступает сигнал считывания, По этому сигналу кодадреса записывается в счетчик 40 ипо кодовым шинам выдается на выход81. Одновременно с этим тот же импульс с входа 48 проходит элементИЛИ 42 на вход элемента 43 задержкии единичный вход триггера 41, устанавливая последний в единичное состояние и выдавая тем самым высокийпотенциал на выход 83После задержки на время занесениякода в счетчик 40 и срабатываниятриггера 41 на выходе 82 появляетсяимпульс считывания, который черезвходы 71 и 79 поступает на мультиплексоры 21 и 22.Как только все адреса ячеек блока памяти будут просмотрены, на выходе переполнения счетчика 40 появится импульс,который возвращает триггер 41 в исходное состояние и с выхода 83 снимается высокий разрешающий потенциал,Если же, например, по каналам сети СОД передается пакет кодограмм,относящихся к одному и тому же признаку, то очередной импульс (для данного случая) с выхода элемента 26 задержки не пройдет через элемент И 16,так как последний заперт с выхода 85селектора 19.В этом случае импульс с входа 58(фиг. 2) селектора 19 пройдет черезоткрытый по второму входу элементИ 91 на вход 60 и далее через элементИЛИ 9 описанным выше образом, а такжес входа 60 блока 20 поступает насчетный вход соответствующего счетчика 27, фиксируя добавление единицы к текущему адресу записи информации с соответствующим признаком.Хаким образом, введение новых узлов и блоков позволило существеннорасширить функциональные возможностисистемы, позволив не только реализовать функцию отбора требуемой инфор-мации из каналов передачи данных СОДи передаче ее объектам управленияно и обеспечить реадокументированиячерез систему информониторной АСУ,лизацию функциивсей проходящеймации. Формула изобретения Устрой ство для о бме на инфо рмацией, содержащее первый регистр, информационный вход которого является первым информационным входом устройства, а синхронизирующий вход является первым синхронизирующим входом устройства, первую группу элементов И, первый блок памяти, выходы информационных разрядов первого регистра соединены с первыми входами элементов И первой группы и информационными входами перВо Го блока памяти р первый элемент ИЛИ, выход которого подключен к входу первого элемента задержки, выход первого блока памяти является первым информационным выходом устройства, второй блок памяти, селектор адреса, 25 синхронизирующий вход которого нодключен к выходу второго элемента задержки, второй элемент ИЛИ, соответствующие входы которого соединены с первыми выходами селектора адреса, Зо выход второго элемента ИЛИ подключенк входу третьего элемента задержки, триггер, вход в торо го элемента з адержки подключен к первому синхрониэирующему входу устройства, о т л ич а юще е с я тем, что, сцелью расширения функциональных возможностей за счет реализации функции анализа признаков передаваемой информа" ции и адресации ее объектам управле ния с одновременным документированием всех данных, в. него введены первый дешифрато р, инфо рмацио нный вход которого соединен с разрядами признака сообщения перво го ре гистра, второй регистр, синхронизирующий вход которого подключен к выходу первого элемента задержки, элементы Ивторой группы, первые и вторые входы которых подключены к выходам второго элемента задержки и выходам первого дешифратора соответственно, третьи входы элементов И второй группы подключены к вторым выходам селектора адреса, а ,выходы элементов И второй группы соединены с входами первого элемента ИЛИ55 с входами считывания второго блока памяти и с управлякщими входами селектораа адреса, третий блок памяти,блок формирования текущего адреса, управляющие и синхронизирующие входы которого соединены с выходами первого дешифратора и первыми выходами селектора адреса соответственно, синхронизирукщк выход блока формирования текущего адреса соединен со счетным входом триггера и является синхронизирующим выходом системы, второй дешифратор, информационный вход которого подключен к первому выходу второго регистра, а выходы соединены с вторыми входами элементов И первой группы, третьи входы которых подключены к выходу третьего элемента задержки, а выходы являются вторыми информационными выходами устройства, сумматор, первый и второй информационные входы которого подключены к второму выходу второго регистра и к информационному выходу блока формирования текущего адреса соответственно, первый и второй мультиплексоры, первые информационные входы которых соединены с выходом сумматора, первые выходы первого и второго мультиплексоров соединены с входами считывания первого и третьего блоков памяти соответственно, управляющие входы первого и второго мультиплексоров подключены к прямому и инверсному выходам триггера, первый и второй элементы И, выходы ко торых соединены с входами первого. и третьего блоков памяти соответственно, блок управления считыванием, вход задания адреса которого является адресным входом устрой ств а, синхрониз ирующий вход являе тся н то рым синхронизирующим входом устройства, первый выход блока управления считыванием соединен с вторыми информационными входами перво го и второ го мультиплексоров, первый и второй выходы задания режима блока управления считыванием подключены соответственно к синхронизирующим и управляющим входам первого и второго мультиплексоров, информационный вход третьего блока памяти подключен к выходу информационных разрядов первого регистра, информационный вход третьего блока памяти является третьим информационным выходом устройств а, прямой и инве рсный выходы триггера соединены с первыми в хо дами пе рво го и в то ро го элементов И соответственно, вторые входы которых подключены к выходу третьегоэлемента задержки, выход первого элемента задержки соединен с соответствующим входом второго элемента ИЛИ,вторые выходы первого и второго мультиплексоров соединены с входами адреса первого и третьего блоков памятисоответственно, информационный входвторого регистра соединенс выходомвторого блока памяти.1644149Фиг 4ФР Составитель В.Юкин Редактор Е. Папп Техред Л, Сердюкова ектор М.СамборскаЗаказ 1241 Тираж 408 Подпис ноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС113035, МоскваЖ"35, Раушская наб., д. 4/5оизводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 Ф