Буферное запоминающее устройство

(я)5 6 11 С 19/00, 1 ГОСУДАРСТВЕННЫЙПО ИЗОБРЕТЕНИЯМПРИ ГКНТ СССР МИТЕТТКРЫТИЯМ Т САНИЕ ЛЬСТВУ ВТОРСКОМУ СВИ 901 1/16,98 АЮЩЕЕ У ительвано в графиом инровом етения вычи польз жени изион рас иэоб Мьмкюмчтения, тор 6, й памяти гистр 9Пр жит эле(54) БУФЕРНО ОМИ РОЙСТВО(57) Изобретение относится ной технике и может быть технических средствах отоб ческой информации на тел дикаторе. в частности, графическом дисплее, Цель Изобретение относится к вычислительной технике и может быть использовано в технических средствах отображения графической информации на телевизионном индикаторе, в частности в раствором графическом дисплее.Цель изобретения - упрощение устройства.На фиг. 1 представлена структурная схеа буферного запоминающего устройства; на фиг. 2 - фрагмент растра дисплея; на фиг. 3 - схема преобразователя адреса; на фиг. 4 - схема контроллера и модуля памяти.Буферное запоминающее устройство (фиг. 1) содержит входы 1 адреса записи, входы 2 данных и управления, входы 3 синхронизации и управления, входы 4 адреса является упрощение устройства. Устройство содержит й модулей памяти (МП), й контроллеров памяти, выходы которых соединены с входами параллельно-последовательного регистра, а входы выборки подключены к соответствующим выходам дешифратора, входы которого соединены с выходами преобразователя адреса, выходы параллельно- последовательного регистра подключены к входам мультиплексора. Цель изобретения достигается тем, что преобразователь адреса осуществляет изменение распределения кодов элементов изображения (ЭИ) между МП на разных строках растра. Благодаря этому при последовательном построении линий с любым угловым положением коды ЭИ попадают в разные МП и обеспечивается параллельная запись информации. 4 ил. преобразователь 5 адреса, дешифраконтроллеров 7 памяти, й модулей 8параллельно-последовательный ремультиплексор 10.образователь адреса (фиг, 3) содерменты НЕ 11 и 12 и сумматор 13,ЬЭКонтроллер и модуль памяти (фиг. 4) содержат блок 14 управления, регистры 15 и 1 б, мультиплексоры У 7-20, блоки 21 и 22 памяти.югВ процессе построения иэображения в растровом графическом дисплее графический процессор дисплея вычисляет растровые координаты и коды цвета элементов изображения (ЭИ) и по входам адреса записи, данных и команд записывает коды ЭИ в буферное ЗУ.Известно, что организация буферного (рэстрового) ЗУ в виде ряда модулей памяти (МП), каждый из которых снабжен собственным контроллером, позволяет повышать производительность ЗУ за счет рвспарэллелирования процессов записи в отдельных модулях. Такое распараллеливание происходит наиболее эффективно, когда последовательность вырабатываемых графическим процессором ЭИ равномерно распределяется между всеми МП. Скорость записи в этом случае максимальна и составляет й/Т ЭИ/С, где й - число МП, Т - длительность цикла записи микросхем памяти, Если ЭИ последовательности попадают лишь в часть МП, эффект распараллеливания снижается и производительность ЗУ по записи ниже максимальной. Когда все ЭИ последовательности адресуются в один и тот же МП, скорость записи минимальна и составляет 1/Т ЭИ/С.На быстродействие и сложность растрового ЗУ влияют три его основные характеристики: число МП й, функция 3(х, у) определения адреса МП для размещения ЭИ с координатами Х, У и функция в (х, у) определения адреса ЭИ внутри МП. Эти три характеристики подлежат оптимизации при разработке ЗУ. Число МП й выбирается, исходя из требуемого быстродействия,размерности растра и информационной емкости микросхем памяти ЗУ. При й -2" функция а (х, у) непосредственно получается из адреса ЭИ на растре отбрасыванием и младших разрядов, потери времени на вычисление а (х, у) в этом случае отсутствуют.Функция Я (х, у), которую реализует ввеенный в устройство преобразователь адрес, выбирается иэ следующих соображений. Для обеспечения зегенерации изображения на экране со скоростью телевизионной развертки применяется, как правило, параллельная выборка кодов ЭИ, последовательно расположенных нв строке развертки, иэ всехМП. Следовательно, функция 8 (х, у) должна обеспечивать нв всех строках растра последовательное распределение ЭИ по всем МО, С другой стороны, при записи последовательности вырабатываемых графическим процессором ЭИ должна обеспечиваться минимальная частота выборки одноименных МП. Следовательно, функция 8 (х, у) должна обеспечивать в соседних строках изменение порядка следования ЭИ, одним из вариантов такого изменения могут быть "сдвинутые" друг относительно друга последовательности распределения ЭИ. 5 10 15 20 25 30 35 40 45 50 55 Иллюстрацией применения изложенных соображений может служить рассматриваемый далее вариант технической реализации буферного запоминающего устройства для растрового дисплея. В нем принято й -2 -8. На фиг. 2 представлен фрагмент растра дисплея, где каждая клетка, соответстсующая ЭИ, помечена номером МП, в котором записан ее код. Функция 3 (х, у) реализующая такое распределение, имеет вид Я (Х, у -(Х+ 6 у) воб 8 и выполняется двухразрядным двоичным сумматором, как показано на фиг. 3. Как видно из фиг, 3, при формировании, например, отрезков прямых эффект распараллеливания присутствует при любом угловом положении отрезка,Буферное запоминающее устройство работает при записи кодов элементов изображения (ЭИ) от графического процессора следующим образом. По входам 1 и 2 поступают от графического процессора экранный адрес ЭИ, его код, команда записи и сопровождающий их синхрониэирующий сигнал на соответствующие входы контроллеров 7. Адрес ЭИ поступает, кроме этого, на входы преобразователя 5 адреса, который в соответствии с функцией определения модуля ЗУ(х, у) формирует на своем выходе код номера модуля памяти (МП), который поступает на вход дешифратора 6. На одном из выходов дешифратора 6 появляется сигнал выборки, который поступает нэ вход выборки контроллера 7 выбранного модуля ЗУ. Если в данный момент выбранный контроллер 7 не занят процессом записи в МП 8, то адрес и код ЭИ заносятся в регистры контроллера 7, который начинает формировать цикл записи в МП 8. По входам 2 к графическому процессору выбранный контроллер 7 передает сигнал, подтверждающий прием кода и адреса ЭИ, после чего буферное запоминающее устройство готово к приему следующего ЭИ. Если в момент прихода сигнала выборки выбираемый контроллер 7 занят процессом записи в МП 8, то прием адреса и кода ЭИ задерживается до завершения записи,Буферное запоминающее устройство работает при чтении информации на экран следующим образом, По входам 4 на входы адреса чтения контроллеров 7 от синхронизатора дисплея поступает адрес чтения данных на экран. Ро входам 3 на входы контроллеров 7 поступают сигналы синхронизации чтения, под действием которых из всех МП параллельно считываются коды ЭИ. Считанные коды параллельно заносятся в регистр 9 и затем подвергаются в нем циклическому сдвигу, При этом на выходахразрядов регистра 9, подключенных по вхо дам мультиплексора 10, формируются сдвинутые по фазе последовательности кодов ЭИ. Мультиплексор 10, управляемый младшими разрядами вертикальной составляю щей адреса ЭИ на экране, передает на выходы устройства ту иэ последовательностей кодов ЭИ, в которой на данной строке растра скомпенсирован сдвиг, внесенный при записи в МП 8 преобразователем 5 10 адреса. Таким образом, нэ экране ЭИ отображаются беэ сдвигов в полном соответствии с их экранными адресами. Формула изобретения 15 Буферное запоминающее устройство. содержащее й контроллеров памяти. й модулей памяти, входы и выходы которых подключены к информационным выходам и входам соответствующих контроллеров па мяти, входы синхронизации и управления чтением которых являются одноименными входами устройства и соединены с управляющими входами параллельно-последова 25 тельного регистра, информационные входы которого с первой по й-ю группу подключены к информационным выходам соответствующих контроллеров памяти, входы выборки которых соединены с соответствующими выходами дешифратора, о т л и ч а ющ е е с я тем, что, с целью упрощения устройства, в него введены преобразователь адреса и мультиплексор, причем входы адреса записи контроллеров памяти являются одноименными входами устройства и соединены с входами преобразователя адреса, выходы которого подключены к входам дешифратора, входы данных и управления и выходы ответа контроллеров памяти являются одноименными входами и выходами устройства, выходы параллельно- последовательного регистра соединены с информационными входами мультиплексора, выходы которого являются выходами устройства, а управляющие входы соединены с входами адреса чтения контроллеров памяти и являются входами адреса чтения устройства.1626262 ЯМ ХЕ 01 8 Ы УЕО бууерп Составитель О,Исаев Редактор С.Патрушева Техред М,Моргентал Корректор В.Гирняаэ 279 Тираж 346 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035. Москва, Ж, Раушская наб., 4/5 Ю 1 ЛЛ оиэводственно-иэдательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101