Устройство управления для доменной памяти

СОЮЗ СОВЕТСНСОЦИАЛИСТИЧЕРЕСПУБЛИН 64 1) 5 6 11 С 11/1 ОПИ ОБРЕТЕН 2 чков, отен/9 Я ДО овано ндри брете нения буфеОСУДАРСТ 8 ЕННЫЙ НОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМРИ ГКНТ СССР А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СС(54) УСТРОЙСТВО УПРАВЛЕНИЯ ДЛМЕННОЙ ПАМЯТИ(57) Изобретение относится к вытельной технике и может быть испол ьзв запоминающих устройствах на цилических магнитных доменах. Цель изония - расширение области примеустройства эа счет предварительной ризации записываемых и считываемых данных. Устройство управления для доменной памяти содержит сдвигающий регистр 1 карты годности, элементы И 2, 3, накопительный сдвигающий регистр 4, счетчик 5, триггер 6, регистр 7 числа, блок 8 буферной памяти, выходной сдвигающий регистр 9, буферный регистр 10, мультиплексоры 11, 12, селектор 13, группу блоков оперативной памяти 14, дешифратор 15, регистр 16 адреса и элемент ИЛИ 17. Изобретение позволяет расширить область применения устройства, поскольку предварительная буферизация обеспечивает воэможность наращивания числа параллельно работающих блоков доменной памяти и создает условия для асинхронной передачи слов иэ накопителя доменной памяти. 1 ил,5 10 15 20 Изобретение относится к вычислительной технике и может быть использовано в качестве устройства управления для запоминающих устройств на цилиндрических магнитных доменах.Цель изобретения - расширение области применения устройства за счет предварительной буферизации записываемых и считываемых данных,На чертеже приведена структурная схема устройства управления для доменной памяти,Устройство управления содержит сдвигающий регистр 1 карты годности. первый 2 и второй 3 элементы И, накопительный сдвигающий регистр 4, счетчик 5, триггер 6, регистр 7 числа, блок 8 буферной памяти, выходной сдвигающий регистр 9, буферный регистр 10, первый 11 и второй 12 мультиплексоры, селектор 13, группу 14 блоков оперативной памяти, дешифратор 15, регистр 16 адреса и элемент ИЛИ 17.На схеме показаны генератор 18 прямоугольных импульсов, блок 19 задержки, накопитель 20 с блоками 21 доменной памяти, первая группа входов-выходов 22 данных устройства, вход 23 начальной установки устройства, входы режимов чтения 24 и записи 25 устройства, группа адресных входов 26 устройства и вход 27 опроса устройства,Устройство работает следующим образом.Перед началом режимов записи и чтения по входу 23 подается сигнал начальной установки,В режиме записи по группе входов-выходов 22 заносится число в регистр 7 числа, код адреса по группе адресных входов 26 заносится в регистр 16 адреса, на входе 25 присутствует сигнал режима записи, а на вход 27 адреса поступает сигнал, переводящий триггер 6 в состояние логической "1", Блоком 19 задержки формируется временная диаграмма работы устройства. С помощью триггера 6 и элемента ИЛИ 17 формируется импульс требуемой длительности, запускающий блок 19 задержки, По сигналам с выходов блока 19 задержки в накопитель 20 передается код адреса массива данных, а коды слов массива из регистра 7 числа заносятся в блок буферной памяти. После заполнения блока 8 буферной памяти массивом данных по сигналу с блока 19 задержки из блоков 21 доменной памяти считываются коды карт годности.Карты годности поступают ча входы данных первого мультиплексора 11 и поочередно заполняют буферный регистр 10, данные из которого затем поступают в сдвигающий регистр 1 карты годности, По 25 30 35 40 45 50 55 сле заг 1 олнения сдвиающего регистра 1 карты годности на входы управления сдвигом этоо регистра и накопигельного сдвигающего регистра 4 начинают поступать импульсы сдвига с генератора 18, Из блока 8 буферной памяти в выходной сдвигающий регисгр 9 заносятся коды чисел, которые затем поразрядно поступают на соответствующий вход второго элемента И 3 и стробируются разрядами соответствующей карты годности с выхода сдвигающего регистра 1, После заполнения накопительного сдвигающего регистра 4 слово через селектор 13 передается в соответствующий блок группы 14 блоков оперативной памяти, Здесь осуществляется предварительная буферизация масгива данных перед записью его в соответствующии блок 21 доме ной памяти Номер блока из группы 14 задается дешифратором 15 После записи очередного слова в соответствующий блок опера,ивной памяти буФерный регистр 10 и накопительный сдвигающии регисгр 4 сбрасываются в начальное состояние сигналом со счетчика 5, В буферный регистр 10 через лультиплексор 11 заносятся карты годности из очеред-ого блана 21 доменной памяти. Осуществляется запись массива данных в соответств ующий блок оперативной памяти группы 14 в соответствии с картами одности, После окончания формирования массива в группе 14 блоков оперативнои памяти он переписывается в накопитель 20 доменной памяти,В режиме чтения информации в регистр 16 адреса заносится код адреса массива, по входу 27 поступает сигнал адреса устройства, переводящий триггер 6 в "1". На блоке 19 задержки с помогцью триггера 6 формируется имчульс требуемой для режима записи длительности, Из блоков 21 доменной памяти в блоки оперативной памяти группы 14 заносятся массиг:,ы данных После накопления массива через мультиплексор 11 в буферный регистр 10 и затем в соответствующий регистр 1 передаются слова карт годности, Поочередно осуществляется выборка иэ блоков оперативной памяти группы 14 с помощью второго мультиплексора 12, управляемого дешифратором 15. Слова поступают в накопительный сдвигающий регистр 4 и в соответствии с картами годности через первый элемент И 2 заносятся в блок 8 буферной памяти, После окончания формирования лассива данных в блоке 8 буферной памяти осуществляется его выдача словами через регистр 7 числа на группу входов. выходов 22 дачных устройства, 1566409Таким образом, изобретение позволяет расширить область применения устройства управления, поскольку предварительная буФеризация обеспечивает возможность наращивания числа параллельно работающих блоков доменной памяти и создает условия для асинхронной передачи слов из накопителя доменной памятиФормула изобретения Устроиство управления для доменной памяти, содержащее сдвигающий регистр карты годности первый и второй элементы И, накопительный сдвигающий регистр, счетчик, триггер, регистр числа, блок буферной памяти и выходной сдвигающий регистр, причем выход сдвигдющего регистра карты годности подключен к первому входу второго элемента И, группа выходов блока буферной памяти соединена с группой разрядных входов выходного сдвигэющего регистра, выход второго элемента И подключен к первому разрядному входу накопительного сдвигэющего регистра, первая группа входов-выходов регистра числа является первой группой входов-выходов данных устройства, о т л и ч а ю щ е е с я тем, что, с целью расширено я области применения за счет предвэрительной буферизации записываемых и считываемых данных, устроиство содержит буферный регистр, первый и второй лультиплексоры селектор, группу блоков оперативной памяти, дешифратор, регистр адреса и элемент ИЛИ, причел группа разрядных входов регистра адреса является группои адресных входов устройства, вход устэновки в начальное состояние регистра адреса соединен с входом начальнои установки устройства, к которому подключены входы установки в начальное состояние регистра числа буферного регистра, сдвигэющего регистра карты годности, блока буферной памяти. с,етчика, накопительного сдвигающего регистра, группы блоков оперативной памяти и первый вход элемента ИЛИ, второй вход которого является пеовым синхронизирующил входом устройства, выход элемента ИЛИ подключен к входу установки в нулевое состояние триггера, выход которого является управляющим выходом устройства, а вход установки в единичное состояние триггера является входом опроса устройства, вход приема регистра адреса подключен к второму синхронизирующему входу устройства, а разрядные выходы регистра адреса являются адресными выходали устройства, вторая группа входов-выходов регистра числа соединена с группой числовых входов-выходов блока буферной памяти, однобитовый числовой вход которого подключен к выходу 5 10 15 20 25 30 35 40 45 50 55 первого элемента И, первый вход которого . соединен с выходом сдвигающего регистра карты годности, второй вход первого элемента И подключен к входу режима чтения устройства, с которым соединен вход режима чтения блока буферной памяти, вход режима второго мультиплексора и вход режима чтения группы блоков оперативной памяти, третий вход первого элемента И соединен с выходом старшего разряда накопительного сдвигдющего регистра, группа разрядных выходов которого подключена к входам данных селектора, группа управляющих входов которого соединена с группой выходов дешифратора, к которым подключены группы управляющих входов первого и второго мультиплексоров, группа входов дешифратора соединена с группой выходов счетчика, счетный вход которого является третьим синхронизирующим входом устройства, первый управляющий выход счетчика подключен к первому управляющему входу блока буферной памяти, а второй управляющий выход счетчика соединен с входами приема буферного регистра и накоцительного сдвигающего регистра, вход управления сдвигом которого подключен к четвертому синхронизирущему входу устройства, с которым связаны второй управляющий вход блока буферной памяти и входы управления сдвигом выходного сдвигающего регистра и сдвигающего регистра карты годности, группа разрядных входов которого подключена к группе разрядных выходов буферного регистра, группа разрядных входов которого соединена с выходэми первого мультиплексора, входы данных которого являются входами хранения карт годности устройства, вход приема регистра числа соединен с пятым синхронизирующим входом устройства, вход режима записи блока буферной памяти подключен к входу режима записи устройства, с которым соединены второй вход второго элемента И, вход режима селектора и вход режима записи группы блоков оперативной памяти, группа входов-выходов которой является второй группой входов-выходов данных устройства, группа числовых входов группы блоков оперативной памяти подклю:ена к выходам селектора, а группа числовых выходов группы блоков оперативной памяти соединена с входами данных второго мультиплексора, выходы которого подключены к группе разрядных входов накопительного сдвигающего регистра, выход выходного сдвигающего реги:тра соединен с третьим входом второго элемента И.