Приоритетное устройство доступа к общей памяти

(51) 4 С 06 Р 13/18 ОПИСАНИЕ ИЗОБРЕТЕНИЯН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР 1(56) Авторское свидетельство СССРМ 1024926, кл. С 06 Р 1 2/02, 1 980.Авторское свидетельство СССРУ 1 151974, кл. С 06 Р 12/00, 1983.Авторское свидетельство СССРР 1160424, кл. С 06 Р 12/00, 1984. 2(54) ПРИОРИТЕТНОЕ УСТРОЙСТВОДОСТУПАК ОБЩЕЙ ПАМЯТИ(57) Изобретение относится к цифровой вычислительной технике и предназначено для использования в мультипроцессорных системах на основе микропро" цессоров и микроЗВМ. Белью изобретения является сокращение аппаратурных затрат и расширение функциональных возможностей за счет оперативногог1529239 4 0 изменения последовательности доступапроцессоров к общей памяти. Устройство содержит генератор 1 импульсов,формирователь 2 одиночного импульса,распределитель 3 импульсов, элементыИ 4, 5 б.и 7, дешифратор 8 адреса,регистр 9 чтения, регистр 10 записи,триггер 11, шинные формирователи 12,13, 14 и 15, схемы 16 запрета дляшин 17 сигнала чтения, схемы 18 эаИзобретение относится к цифровойвычислительной технике и поеднаэначено для использования в мультипроцессорных системах на основе микропроцессоров (МП) и микроЭВИ . 20Цель изобретения - сокращение аппаратурных затрат и расширение функциональных возможностей эа счет оперативно го иэ ме нен ия по следов а тельно с -ти доступа процессоров к общей памяти,На фиг,1 изображена функциональнаясхема устройства; на фиг 2 - временные диаграммы его работы.Устройство (фиг,1) содержит генератор 1 импульсов, формирователь 2одиночного импульса, распределитель 3импульсов, элементы И 4-7, дешифратор8 адреса, регистр 9 чтения, регистр10 записи, триггер 11, шинные форми 35рователи 12-15, схемы 16 запрета дляшин 17 сигнала чтения, схемы 18 запрета для шин 19 сигнала записи схе 9мы 20 запрета для шин 21 считываемой ин-формации, схемы 22 запрета для шин 23 эа писываемой информации, схемы 24 запретадля шин 25 адреса, регистр 26 приорчтета его информационный вход 27 ивход 28 записи, выходы 29 распределителя импульсов, вход 30 начальной ус- дтановки (сброса) счетчика распределителя импульсов и счетный вход 31счетчика распределителя 3 импульсов.Устройство работает следующим образом,50При поступлении сигнала "Сброс" навход 30 счетчик распределителя импульсов переходит в нулевое состояние, Тактовые импульсы генераторас выхода 32 поступают на входы 11 П,55обеспечивая тактирование подключенных к общей памяти ИП. По окончаниидействия сигнала начальной установкиочередной импульс генератора с выхода прета для шин 19 сигнала записи, схемы 20 запрета для шин 21 сигналовсчитываемой информации, схемы 22 запрета для шин 23 записываемой информации, схемы 24 запрета для шил 25адреса, регистр 26 приоритета с информационным входом 27 и входом 28записи, вход 30 начальной установки(сброса) и счетный вход 31 счетчикараспределителя 3 импульсов . 2 ил. генератора 1 вызывает появление единицы в счетчике распределителя 3 импульсов по входу 31, а по входу 28 разрешает занесение ь регистр 26 кода приоритета по входу 27.Работу распределителя импульсов на три выхода можно представить в виде трех уравнений для У, У, У , описывающих структуру комбинационной схемы распределителя импульсов, Первые три двоичных разряда обозначают (содержание) состояние регистра 26, а следующие два - состояния счетчиУ=- 00101 М 01001 Ч 01110 Ч 10011710111 /11010; У -- 00110 Ч 01011 У 01101,Ч 100017О 1 О М 11011;- 0011Ч 01010 Ъ 011 1 Ч 10010910101 Ч 11001,После занесения в регистр 26 кода приоритета и единицы в счетчик распределителя на выходе распределителя, соответствующем 1 П с максимальным приоритетом, появляется единичный сигнал, который открывает схемы запрета, связанные с этим выходом распределителя. В результате МП с высшим приоритетом оказывается подключенным к входам 17, 19, 21, 23, 25 устройства, но еще отключен от общей оперативной памяти (ООП) шинными Аормирователями 12-15. Это подключение происходит на время 1, равное периоду следования импульсов генератора 1. Длительность рабочих циклов записи с, и считывания с ч в.общей.оперативной памяти должна удовлетворять соотношению ,. шах("сч )По следующему импульсу генератора увеличивает на. единицу свое содержание счетчик распределителя, вновь5 1 529заносится по входу 27 код приоритетаи на одном из выходов распределителяимпульсов появляется единичный сигнал(импульс), который открывает следующую группу схем запрета и подсоединя 5ет очередной МП к входным полюсамустройства. Так, по очереди, в соответствии с приоритетом подключаютсявсе МП к ООП. Период циклического иэ Оменения сигналов на выходах распредепителя 3 равен периоду следованиясигналов на выходе 32 генератора импульсов, которые используются длятактирования работы МП и определяютдлительность их машинных тактов,Появление очередного тактового импульса на втором выходе генератора 1вызывает появление на выходе Формирователя 2 ичпульсного сигнала, Фор1 п 11 ов атель 2 обеспечивает, выполнениеременных условий для циклов записии считывания используемой памяти.При обращении 1-го МП ( = 1, 11,где И - количество подключенных к 25устройству МП) к ООП для записи илисчитывания данных на 1-м выходе распределителя появляется единичный сиг зч, который открывает 1-ю группусхем запрета, и к входу устройстваказываются подсоединены (от -го МП)шина 25 адреса, шина 1 9 сигнала запии, шина 17 сигнала чтения, шина 21.читываемой из ООП информации и шиназаписываемой в ООП информации.Адрес от 1-го МП поступает по ши 35пе 25 адреса через схему 24 запретавход шинного формирователя 12, Поправляющему входу шинный формирователь 12 открыт сигналом с выхода Формирователя 2, и за время длительности этого сигнала адрес через шинныйформирователь 2 передается на адресную шину ООП (фиг. 2).При записи данных в ООП сигнал записи поступает на х-й вход 19 и черезсхему 18 запрета, открытую сигналом с-го выхода распределителя 3 импульсов, на вход элемента И 5, открытыйпо второму входу сигналом с дешифратора 8 адреса, и Разрешает занесениеинформации в регистр 10 записи. Информация, подлежащая записи с выхода 1.-го КП поступает на -й вход155 23 и через схему 22 запрета на регистр 10.Сигнал с элемента И 5 поступает также на вход триггера 11 и записыва 239ется в него сигналом по входу записис формирователя 2,С выхода триггера единичныи сигнал поступает на вход элемента И 7,открытый по второму входу сигналом сформирователя 2. С выхода элемента И7 управляющий единичный сигнал разрешает прохождение информации, подлежащей записи, с регистра 10 через шинный формирователь 14 на информационные шины в ООП.С выхода дешифратора 8 адреса единичный сигнал поступает на вход элемента И 4, открытый по второму входусигналом с формирователя 2, С выходаэлемента И 4 единичный сигнал поступает на вход шинного формирователя13, на второй вход которого поданразрешающий сигнал с выхода триггера,С выхода шинного Формирователя 13единичный сигнал в качестве сигнала"Запись", передается на шину записисчитывания в ООП.Так, при записи в ООП передаетсясигнал записи (единичный), код адреса на адресную шину ООП и информация, .подлежащая записи на информационнуюшину ООП. При считывании информации-м МП из ООП из -й шине 19 записиприсутствует нулевой сигнал (так какзапись отсутствует), который передается через схему 18 запрета на элемент И 5 с выхода которого этот ну 1левой сигнал поступает на информационный вход триггера, на выходе которого также появляется нулевой сигнал,который передается на. управляющий,вход шинного формирователя 13. С еговыхода нулевой сигнал в качестве сигнала "Считывания" передается на управляющую шину записи-считывания вООП.Передача кода адреса на шину адреса в ООП при считывании происходиттак же, как и при записи информации,т.е. код адреса по д-й шине 25 адреса через 1 - ю схему 24 запрета поступает на шинный формирователь 12, открытый едиичным сигналом с формирователя 2, С шинного формирователя 12адрес передается на адресную шинуООП.Прочитанная по этому адРесу информация по информационной шине ООП поступает на вход регистра 9 чтения.На его управляющий вход поступаетразрешающий сигнал по цепочке: 1-йвход 25, дешифратор 8 адреса, элементИ 4 открытый по второму входу сигналом с Формирователя 2). По сигналу с выхода элемента И 4 прочитанная из ООП информация заносится н регистр 9.Сигнал Считывание поступает наи 115 х-й вход 2 через схему 20 запрета на ,элемент И б (на второй вход которого поступает единичный сигнал с выхода дешифратора 8 адреса). С выхода эле О ента И б разрешающий сигнал разреает выдачу прочитанного из ООП и заесенного на регистр 9 числа через инный формирователь 15 на -ю шину 17 через х-ю схему 1 б запрета15 ормула изобретенияПриоритетное устройство доступа кбщей памяти, содержащее генераторпульсов, формирователь одиночногопульса, распределитель импульсов,ешифратор адреса, триггер, четыре элемента И, четыре шинных формиронаеля, регистр записи и регистр чтения.,ричем выход генератора вчпульсов 25 соединен с входом формирователя одиночного импульса и входом распределителя импульсов и является тактовым выходом устройства для тактирования процессоров, выход формирователя оди- щ ночного импульса соединен с первыми входами первого и второго элементов И, входом разрешения первого шинного формирователя и входом установки триггера, выход дешифратора адреса соединен с вторым входом первого элемента И и первыми входами третьего и четвертого элементов И, выход первого элемента И соединен с входом разрешения второго шинного Формиронателя и входом записи регистра чтения, второй нход второго элемента И сое,динен с прямым выходом триггера и информационным ,входом второго шинного формирователя, выход второго элемента 5 И соединен с входом разрешения третьего шинного формирователя, выход которого является информационным вхоЭ дом-выходом устройства и соединен с информационным входом регистра чте 50 ния, информационный выход которого соединен с одноименным входом четвертого шинного формирователя, выход третьего элемента И соединен с информационным входом триггера и входом55 записи регистра записи, выход которого соединен с информационным входом третьего шинного формирователя, выход четвертого элемента И соединен с входом разрешения че тверто го шинно го .Формирователя, выходы первого и нторого шинных формирователей являются выходами адреса и записи-считынания устройства соответственно, о т л и - ч а ю.щ е е с я тем, что, с целью сокращения аппаратурных затрат и расширения его функциональных,возможностей з а сч ет опера тив ного изменения последовательности доступа процессоров к общей памяти, оно содержит группу схем запрета адреса,.группу схем запрета сигнала записи, группу схем запрета сигнала чтения, группу схем запрета считываемой информаиии, группу схем запрета записываемой ин формации и регистр приоритета, причем 1-й адресный вход устройства Ос =1, Ч, где М - количество подключаемых к устройству процессоров) соединен с входом Е-й схемы запрета адреса группы, выходы всех схем запрета адреса группы соединены с информационными входами дешифратора адреса и первого шинного Формирователя, к-й вход сигнала записи устройства соединен с входом -й схемы запрета сигнала записи группы, выходы схемы запрета сигнала записи группы соединены с вторым входом третьего элемента,И, 1-й вход сигнала чтения устройства соединен с входом К-й схемы запрета сигнала чтения группы, выходы схем запрета сигнала чтения группы соединены с вторым нходом четвертого элемента И, к-й выход информации устройства соединен с выходом К-й схемы запрета считываемой информации группы, входы схем запрета считываемой информации группы соединены с информационным выходом четвертого шинного,формирователя К-й информационный вход устройства соединен с входом схемы запрета записываемой информации группы, выходы схем запрета записываемой информации группы соединены с информационным входом регистра записи, вход приоритета устройства соединен с информационуым входом регистра приоритета, выход которого соединен с входом распределителя импульсов, вход сброса которого соединен с одноименным входом устройства, вход записи регистра приоритета соединен с выходом генератора импульсов, вход разрешения 1-х схем запрета всех групп соединен с 1 с-м выходом распределителя импульсов.