Устройство для сопряжения двух микроэвм с общей памятью

(51) 5 (3 Е ИЗОБ ИДЕТЕЛ ЬСТВУ ПИСА ТЕН К АВТОРСКО Цель и действия памятью. Нд фи ная схема ропроцес элементы щая памя низации формировГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(71) Уфимский авиационный институт им. Серго Орджоникидзе(56) Горбачев С.Ф Демин А.П. Оперативное запоминающее устоойство с внешним скоростным каналом ввода-вывода информации в микроЭВМ "Электроника", - Микропроцессорные средства и системы, 1988, ВЗ, с, 64.Авторское свидетельство СССР М 1280643, кл. 6 06 Г 13/10, 1986.(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХ МИКРОЭВМ С ОБЩЕЙ ПАМЯТЬЮ (57) Изобретение может быть использовано для создания многомашинных вычислительИзобретение относится к вычислитель ной технике и предназначено для использо вания в микропроцессорных системах содержащих два процессора. зобретения - увеличение быстро- устройства при работе с общей г,1 и 2 изображены функциональустройства для сопряжения миксорных систем с общей памятью, микропроцессорных систем и обть; на фиг,З. - схема узла синхрона фиг.4 - схема узла ания сигналов записи; на фиг.5 -ных комплексов, Цель изобретения состоит в увеличении быстродействия устройства при обмене информацией двух микроЭРМ с общей памятью за счет введения семи элементов ИЛИ, шестнадцати групп элементов И, трех узлов формирования сигналов разрешения. Введение указанных узлов в устройство реализуе одновременный доступ обеих микроЭВМ к общей памяти, так как в устройстве реализованы раздельные ка)1 а- лы обра.цения каждой микроЭВМ к любому из трех блоков общей памяти и осуществлен новый принцип формирования сигналов разрешения. В связи с этим увеличивается быстродействие устройства, так как существенно сокращаются простои микроЭВМ, связанные с ожиданием предоставления доступа к общей памяти. Устройство содержит регистры адреса, дешифраторы адреса, группы элементов И, узлы синхронизации, дешифраторы, узлы формирования сигналов записи. 1 з.п. ф-лы,5 ил,вания сигналов разрея сопряжения микро- ф м 2 и 3 с общей памятью 2) второй элемент ИЛИ адреса, первый 7 и втоадреса, второй регистр а мент ИЛИ 10, первый ния сигналов записи, ронизации, седьмой и ЛИ 13, 14, второй узелорой узел 16 формироси, с первой по двенадтов И 17-28, первый 29 торы, узлы 31 - 33 узлы схема узла формирощения.Устройство 1 длпроцессорных систе4 содержит (фиг.1 и5, первый регистр 6рой 8 дешифраторы9 адреса, третий элеузел 11 формировапервый узел 12 синхвосьмой элементы И15 синхронизации, втвания сигналов запицатую группы элемени второй 30 дешифра5 АОТ атаща щща р.а:чта.тДЗР 3 Л1674141 Корректор А. Осауленко актор О, Спесивы аказ 2923 Тираж 382 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб., 4/5 зводственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 10 оставитель ехред М,Мо Хазованталформирования сигналов разрешения, три- фронт СИА устанавливает регистр адреса внадцатую-восемнадцатую группы 34-39 ноль),элементов И, четвертый - шестой и первый Выходной сигнал РАФ с регистра адреса40 - 43 элементы ИЛИ, поступает в узел 11 (16) формирования сигОбщая память состоит из первого 44, 5 налов записи для указания, с каким байтомвторого 45 и третьего 46 узлов памяти, Эле- информации (младшим или старшим) происменты микропроцессорных систем содер- ходит обмен при байтовых операциях. Выжат первый узел 47 согласования ходные сигналы РА 1-РА 10 поступают наустройства для сопряжения с первой общей первые входы элементов И групп 23 - 25, Вышиной 48,и второй узел 49 согласования 10 ходные сигналы регистра 6 РА 11, РА 12 иустройства для сопряжения со второй об- РБАНК подаются надешифраторы 29(30),щей шиной 50. Узел 12 (15) синхронизации предназнаУзел синхронизации содержит (фиг.3) чен для выработки сигнала управления наэлементы И 51-55, элементы НЕ 56-58, правлением передачи данных ПРПершинный формирователь 59. 15 сигнала КСИП, сигнала разрешения записиУзел формирования сигналов записи РазрЗП для узла 11 (16) и согласованногосодержит(фиг.4) элементы И 60-61, элемен- сигнала СИА-КСИА,ты НЕ 62 и 63, шинные формирователи 64 и На вход узла 12 (15) синхронизации по 65, ступает сигнал КСИА, предназначенный дляУзел формирования сигналов разреше выработки сигнала КСИП.ния содержит (фиг.5) элементы НЕ 66 и 67, На его другой вход поступает сигналэлементы ИЛИ 68 и 69 и триггеры 70 и 71. КВВОД (КВЫВОД) с общей шины 48 (50)Регистры 6 и 9 адреса и дешифраторы 7 МПС 2 (3), предназначенный для формирои 8 адреса предназначены для запоминания вания сигналов чтения (записи) информацииидешифрацииадресовячеекобщейпамяти. 25 иэ общей памяти 4 (в общую память), НаДешифраторы адреса обеспечивают де- вход узла 12 (15) поступает также сигналшифрацию трех старших разрядов А 13 - А 15 РБАНК для разрешения формирования сигадресного поля соответственно первой и налов КСИП, РазрЗП, ПР/Перв в случае адвторой микропроцессорных систем. Выход ресации общей памяти. Сигнал Разр 1дешифратора "БАНК" (" Банк" ) поступает на 30 служит для разрешения формирования данрегистр 6 (9) адреса, где запоминается со- ных сигналов в случае предоставления довместно с младшими разрядами АФ-А 12 ступа к общей памяти, Выходной сигналадресного поля микропроцессорной систе- КСИП вырабатывается в ответ на КВВОД имы 2 (3). КВЫВОД и является признаком того, чтоВ устройстве младшие 13 адресов АФ - 35 данные приняты, Выходной сигнал РаэрЗПА 12 (АФ-А 12), предназначенные для пря- предназначен для формирования сигналовмойадресацииданныхвнутрипамяти(4 К 16 записи информации в общую память, Вы - разрядных слов), поступают непосредст- ходной сигнал ПР/Пер обеспечивает форвенно с узлов 47 (49) согласования на реги- мирова ние сигнала управлениястры 6 (9) адреса. Запись в регистр 40 направлением передачи данных междуосуществляется по переднему фронту сит- МПС и общей памятью при чтении или эапинала КСИА. Таким образом, на вход одного си информации. Этот сигнал поступает наиз разрядов регистра адреса поступает сиг- узел 47 (49) согласования. Выходной сигналнал БАНК, а после записи его на выходе СИА поступает на первые входы установкипоявляется соответствующий ему сигнал 45 первого-третьего 31 - 33 узлов формироваРБАНК, который сохраняет свое значение ния сигналов разрешения. На первые входыдо окончания цикла обмена, Для второго элементов И групп 17, 19, 21 поступают выканала сигнал РБАНК формируется анало- ходные данные с блока 47. Каждая группагично, Кроме того на вход разрешения ре- состоит из 16 элементов И, Первые входыгистра адреса поступает сигнал "1", 50 этих элементов стробируются сигналамикоторый поддерживает регистр в открытом разрешения выбора узла(РВУ) с первых высостоянии, разрешая подачу адреса для вы- ходов узлов 31-33 формирования сигналовбора, соответствующей ячейки общей памя-, разрешения, Выходные сигналы групп элети. На вход регистра 6 поступает также ментовИ 17 и 18,23 и 26 обьединеныпопарсигналсвыходаэлементаИЛИ 5 дляначаль но по схеме проводного ИЛИ за счетной установки регистра канальным сигна- использования элементов с состоянием вылом КСБРОС с общей шины или СИА с сокого импеданса и подаются непосредствыхода узла 12 синхронизации(по оконча- венно на информационный и адресныйнии цикла обращения к памяти задний входы узла 44 общей памяти:Аналогичнымобразом включены группы 19 и 20, 24 и 27(их выходы подключены к информационному и адресному входам узла 45 общей памяти) и 21 и 22, 25 и 28 (их входы подключены к информационному и адресному входам узла 46 общей памяти). Дешифраторы 29 (30) обеспечивают формирование сигналов выбора узлов памяти ВЫБОР У 1,ВЫБОР У 2и ВЫБОР УЗ в выбранном узле общей памяти.На вход дешифратора 29(30) поступают сигналы РА 11, РА 12 и стробирующий сигнал РБАНК с выходов регистра 6 (9). Первый выход дешифратора 29 соединяется с первым выходом дешифратора 30, через элемент ИЛИ 40 и поступает на вход выборг общей памяти в узел 45, Вторые выходы дешифраторов 29 и 30 через элемент ИЛИ 41 подключены к входу выбора узла 4: общей памяти. Третьи выходы через элемент ИЛИ 42 подключены к входу выбора узла 44 общей памяти,Кроме того, сигналы с одноименных выходов дешифратаров поступаот на первый и второй вход узлов формирования сигналов разрешения (31 - ЗЗ), Узлы 31 - 33 формирования сигналов разрешения обеспечивают формирование сигналов РВУ. поступающих на вторые входы элементов И каждой,.группы и стробирующих прохождение данных и адреса. Для разрешения обмена сигналы РВУ 1, РВУ 2 и РВУЗ обьединены через элементы ИЛИ 13, 14, выХодной сигнал РАЗ Р 1(РАЗ Р 2) разрешает выдачу выходных сигналов узла 12 (15) синхРоФизации (необходимых для обмена МПС с общей. памятью),Узел 11 (12) предназначен для выработки сигналов записи информации ЗП 1 для младшего и ЗП 2 для старшего байта информационных слов, поступающих с МПС в общую память. При этом наличие активного значения сигнала КБАЙТ, поступающего с общей шины на вход узла 11 (16), является признаком работы с байтами. На другой вход узла 11 формирования ЗП 1, ЗП 2 поступает сигнал РАФ с регистра 6, который определяет, с каким именно байтом работать, На вход разрешения записи узла 11 (16) поступает сигнал РазрЗП с выхода узла 12 (15) синхронизации,Узел формирования сигналов разрешения работает следующим образом (фиг,5).Сигналы ВЫБОР У и ВЫБОР Ус одна- именных выходов дешифраторов 29 и 30 поступают на соответствующие элементы НЕ 66 и 67 и на первые входы элементов ИЛИ 69 и 68, на вторые входы которых поступают сигналы с выходов элементов НЕ 66 и 67, Данные элемечты исключают одно временную подачу РВ У и РВ У с выходов триггеров 70 и 71, По окончании цикла об мена эти триггеры сбрасываются в,ноль задним фронтам сигнала СИА и СИА,Прл поступлении сигналов У ч ВЫБОР У на выходе элемента ИЛИ 68 появляется "1" и с выхода григгера 70 поступает сигнал РВУ. При поступлении сигналов ВЫБОР У Ч ВЫБОР У - "1" появляется уже на выходе элемента ИЛИ 69 и на выходе триггера 71 имеем сигнал РВУТ. При сигна- -,ах ВЫБОР У Ч ВЫБОР Уне блокируется выда а РВУ или РВУв зависимости оттого, какой сигнал поступил на входузла раньше. Злемент ИЛИ 43 обеспечивает формирсьание сигчала записи информации в узел 46 общей памяти, который может поступать как от песвогс 11, так и от второго 16 узла формирования сигналов записи,Общая память состоит из трех узлов, На их информационные входы поступают дан 20 деленные узлы общей памяти для МПС позволяет повысить информационную надежность.Основная идея, которую реализует новое схемное решение - устранение канфликтов и соганизация одновременной 50(параллельной) рабсть МПС 1 и МПС 2 с узлами общей памяти. В один и тот же момент времени каждый микропроцессор может функционировать либо в режиме ВВОД, ли; бо в режиме ВЫВОД (за исключением случая одновременного обращения к одному 55 узлу памяти - в этом случае один из процессоров находится в режиме ожидания доступа, затягивая свой цикл обмена). ные с вь,ходов элементов И гоупп 17 - 22, на адресные входы поступает адрес с выходов элементов И групп 23 - 28, на входы выборки узлов памяти поступаютсигналы ВЫБОРУ 1 25 или ВЫБОР У 1, ВЫБОР У 2 или ВЫБОР У 2,ВЫБОР УЗ или ВЫБОР УЗ с выходов де- .шифраторов 29 и 30. При этом выход ВЫБОР У 2 или ВЫБОР У 2 содержит два сигнала разрешения, так как второй узел 30 памяти по объему в два раза больше, чемпервый или третий. На вход записи/считывания узла 45 поступает сигнал записи только ст узла 16, на вход записи/считывания узла 44 поступает сигнал записи толькаот 35 узла ",1, На вход записи/считывания узла 46поступает сигнал записи от 11, так и от 16 уэлсв, Выход узлов 44 - 46 памяти Дохф - Двх 15 или ДвхФ - Двх 15 поступает на первые входы элементов И групп 34 - 39, вторые 40 входы этих элементов стробируются сигналами РВ У или РВ У. Выходы элементов 34, 35, и 36 или 37, 38 и 39 объединены по схеме проводного ИЛИ и подключаются к узлам 47или 49, Запрет записи информации в опре В устройстве конфликт между процессорами устраняется темчто сигналы РАЗР 1 и РАЗР 2 формируются в ответ на выходные сигналы дешифраторов 29 и 30 соответственно, которые вырабатываются только при обращении МПС к общей памяти, Сигнал СИА с выхода узла 12 (15) синхронизации теперь подается на вход элемента ИЛИ 5 (10), где вместе с канальным сигналом КСБРОС формируется сигнал обнуления регистра 6 (9) адреса, Это необходимо для того, чтобы по окончании цикла обмена сбросить сигналы Р БАНК и ВЫБОР У и задним фронтом сигнала СИА сбросить сигналы РВ У с выходов узлов формирования сигналов разрешения и соответственно сигнала РАЗР 1 (РАЗР 2).Нз разрешающий ихОД регистра адреса подается сигнал "1", поддерживая регистр постоянно в открытом состоянии. Это возможно, так кзк обеспечена одновременная работа обеих МПС с общей памятью - адреса и данные разделены в группах элементов И, их прохождение стробируется сигналами РВУ,Выходные сигналы дешифраторов 29 и 30 ВЫБОР У с одноименных выходов подаются на входы узлов формирования сигналов разрешения (РВ У). Данные узлы запрещают одновременнуо выдачу сигналов разрешения выбора одного и того же узла памяти, Тзк как при нулевых сигналах на ОбОих вхОДах Триггера Он может находиться в любОм Йэ сВОих СОстояний ( запоминает" предшествующую информацию), то на одном из единичных выходов узлов 31-33 от предшествующих циклов обмена сохраняется "1" (что соответствует наличию сиг нала РВ У и, следовательно, и РАЗР). Это приводит к появлению сигнала КСИП нз выходе узла 12 (15) синхронизации, как реакция на появление сигнала КВВОД или КВВЫВОД, даже если обмен МПС с общей памятью не происходит, В этом случае КСИП является признаком ложной установки данных нз линиях КДА. Чтобы избежать этого, необходимо после каждого цикла обиена сбрасывать содержимое триггера - это возможно при добавлении в узел еще одного триггера, Если на входы установки триггеров подать сигналы СИА и СИА соответственно с выходов узлов 12 (1 5) синхронизации, то задний фронт этих сигналов будет сбрасывать выходные сигналы РВ У и .соответственно РАЗР;Группы элементов И 17 - 22 и 23 - 28 предназначены для передачи данных с ли" ний КДА каждой МПС выбранному блоку памяти, а также для передачи адреса я соответствии с сигналами ВЫБОР У и РВ У,последний из этих сигналов стробирует прохождение данных и адреса, Поскольку каждый дешифратор 29 и 30 вырабатывает по 3сигнала В Ы БОР У( по числу узлов памяти) и5 соответственно этим сигналам вырабатывается 6 (по 3 для каждой МПС) сигналов в РВУ, то для мультиплексирования данных илиадреса требуется 6 групп элементов И,Раздельная передача данных и адреса10 каждому узлу общей памяти необходима,чтобы обеспечить возможность одновременной работы каждой МПС с памятью.Появление групп И 34 - 39 в полном соответствии с изложенным обьясняется не 15 обходимостью раздельного поступленияданных на КДА каждой МПС от л 1 обого узлаобщей памяти, что обеспечивает возможность параллельной работы МПС с общейпамятью,20 Элементы ИЛИ 40 - 42 необходимы длятого, чтобы подать на вход выбора кристалла каждого узла общей памяти один из двухсигналов: ВЫБОР У или ВЫБОР У, Схемапроводного ИЛИ здесь не годися, так как25 эти сигналы в тоже время подаются на разные входы узлов 31-33 формирования сигналов разрешения.Связь между двумя устройствами, подключенными к каналу, осуществляется по30 принципу активный - пассивный. Активноеустройство управляет циклами обращения кканалу, обслуживает прерывания от внешних устройств и контролирует предоставление прямого доступа к памяти. Пассивное35 устройство (например, память) являетсятолько исполнительным устройством. Ономожет принимать или передавать информацию только под управлением активного устройства.40 Связь через канал замкнута, т.е. управляющий сигнал, передаваемый активнымустройством, должен поступить на ответныйсигнал от пассивного устройства, Поэтомупроцесс обмена между устройствами не за 45 висит от длины канала и времени откликапассивного устройства. Асинхронное выполнение операций передачи данных устраняет необходимость в тактовых импульсах.В результате этого обмен с каждым устрой 50 ством может происходит с максимальновозможным для данного устройства быстродействием, Обмен между двумя устройствами может выполняться кок 16-разряднымисловами, так и байтами (8 разрядов).55 В устройстве используется программный обмен - передача данных по инициативеи под управлением программы,Как адрес; так и данные передаются поОДним и тем же 16 линиям ЗДресз"данныхКДА, Лк бой цикл обращения к каналу начи 18741415 10 15 20 25 30 40 45 50 нается с адресации пассивного устройства. После завершения адресной части цикла активное устройство выполняет прием или передачу данных, которые выполняются асинхронно и требуют от адресуемого устройства.Для выполнения любой команды про-. цессору требуется вцполнить хотя бы одну операцию обращения к каналу. Для некоторых команд требуется выполнение нескольких операций. Первой такой операцией является ввод данных из ячейки памяти, Если для выполнения команды не требуется обращаться за операндами к памяти или к внешним устройствам, дополнительнцх циклов канала не требуется, Если выполняется команда с обращением к памяти, то в этом случае могут выполняться любые из следующих циклов: ВВОД, ВВОД-ПАУЗА- ВЫВОД, ВЫВОД. Цикл ВВОД аналогичен операции считывания, цикл ВЫВОД/записи. Кроме того, цикл ВВОД-ПАУЗА - ВЫВОД включает ввод данных, выполнение арифметико-логических операций и вывод результата операции без повторений передачи адреса, т.е. результат записывается по адресу последнего выбранного. операнда.Цикл ВВОД, Направление передачи при выполнении операций обмена данными определяется по отношению к активному устройству. При выполнении цикла ВВОД данные передаются от пассивного устройства к активному. При этом в один момент времени могут начать обмен с общей памятью обе МПС, При обращении к.разным узлам памяти обмен происходит параллельно. Если происходит обращение к одному узлу памяти(например, к первому), то обмен продолжает тот процессор, который раньше выработал сигнал ВЫБОР У (1) (т.е. первым начал обмен), другой же вынужден продлевать свой цикл обращения к данному узЛу памяти и лишь после завершения цикла обмена первым процессором получает доступ к данному узлу, завершая цикл обмена с ним.Порядок операций в режиме ВВОД следующий,. Система (активное устройство) в адресной части передает по линиям КДА адрес. Не менее чем через 150 нс после установки адреса активное устройство вырабатывает сигнал КСИА, предназначенный для запоминания адреса во входной логикевыбранного устройства. Пассивное устройство дешифрирует адрес и запоминает его. Прохождение адреса от активного устройства к пассивному обеспечивается сигналами ВЫБОР У, РВ У и РАЗР 1, которые вырабатываются с приходом КСИА. Активное устройство снимает адрес с линий КДА и вырабатывает сигнал КВВОД, сигнализируя о том, что оно готово принять данные от пассивного устройства и ожидает поступления КСИП, Пассивное устройство помещает данные по линии КДА и вырабатывает КСИП, сигнализирующий о том, что данные находятся в канале. Активное устройство принимает КСИР, принимает данные, снимает сигнал КВВОД, Пассивное устройство снимает сигнал КСИП, завершая операцию передачи данных, Активное устройство снимает сигнал КСИА, завершая цикл ВВОД (одновременно снимает сигнал ВЫБОР У).Цикл ВЫВОД. Данные передаются отактивного устройства к пассивному. Последовательность обмена аналогична циклу ВВОД, Порядок операций в режиме ВЫВОД следующий.Активное устройство передает в адресный части цикл по линиям КДА адрес. Не менее чем через 150 нс после установки адреса вырабатывается сигнал КСИА, По его переднему фронту вырабатываются сигналы ВЫБОР У, РВ У и РАЗР 1, разрешающие прохождение адреса к пассивному устройству. Пассивное устройство дешифрирует адрес и запоминает его, Активное устройство снимает адрес с линий КДА, помещает на них данные и вырабатывает сигнал КВЫВОД, означающий, что на КДА помещены данные. Пассивное устройство принимает данные с линий КДА и вырабатывает сигнал КСИП, означающий, что данные приняты 5 пассивнцм устройством, Активное устройство, получив сигнал КСИП, снимает сигнал КВЫ ВОД и через 250 нс после поступления КСИП с линий КДА снимаются данные. Пассивное устройство снимает сигнал КСИП, завершая операцию приема данных, Активное устройство снимает сигнал КСИА, завершая цикл ВЫВОД.Сигнал КБАЙТ в части передачи данных.может быть как активным, так и пассивным, определяя тем самым вывод 16-разрядного слова или байта.Формула изобретения 1. Устройство для сопряжения двух микроЭВМ с общей памятью, содержащее два регистра адреса, два дешифратора адреса, две группы элементов И, два узла синхронизации, два дешифратора, два узла формирования сигналов записи, элемент ИЛИ, причем первые информационные входы 5 первого и второго регистров адреса являются входами устройства для подключения к . младшим разрядам адресных выходов первой и второй микроЭВМ соответственно, входы первого и второго дешифраторов адреса являются адресными входами устрой25 30 35 4 О 45 ства для подключения к старшим разрядам адресных выходов первой и Второй микро- ЗВМ, первые Входы элементов И первой и Второй групп образуют первую и Вторую группу информационных Входов устройства для подключения к группам лнформационных выходов первой и второй микроЭВМ Соответственно, входы записи первого и Второго регистров адреса являются синх.ровходами устройства для подключения к СинхрОВыходам первОЙ и еьторой микро" ЭВМ, выходы первого и второго дешифра.торов адреса соединены с вторыми Информационными входами первого и Второго регистров адреса соответственно, входы запуска первого и второго узлов формьлрования сигналов записи являются входами устройства для подключения к выходам формата данных первой и второй микроЗВМ соответственно, первый и Второй входы запуска первого и второго узлов синхронизации являются выходами устройства для подключения к ходам ввода и вывода первой и второй микроЗВМ соответственно, первые Выходы первого и второго узлов синхронизации являьотся выходами устройства для подключения к синхровходам первой и второй микроЭВМ соответственно, выход первого узла формированиясигналов записи соединен с первым входомпервого элемента ИЛИ и является выходом устройства для подключения к входу записи-чтения первого узла обшей памяти,.выход второго узла формирования сигналов записи соединен с Вторым входом первого элемента ИЛИ и является выходом устройства для подключения к Входу записи-чтения второго узла общей памяти, выход первого элемента ИЛИ является выходом устройства для подключения квходу записи-чтения третьего узла Общей памяти, вторые выходы первого и второго узлов синхронизации являьотся выходами устройства для подключения к входам приема-передачи первой и второй микроЭВМ соответственно, первые выходы первого и Второго регистров адреса соединень с информационными входами первого и второго узлов формирования сигналов записи соответственно, входы разрЕьшееьия записи которых соединены С. трзтьими Выходами первого и Второго узлов синхронизацли соответственно, группа старших разрядов информационных Выходов регистров адреса соединена с группами информационных входов первого и второь о дешифраторов соответственно, стробирьощие входы ыторых соединены с вторыми выходами первого и второго регистров адреса саот ветственно и с входами разрешения первоУ го и ВторогО узлов синхронизации соотВ 8 тстэенно, синхрОВходы которых со 8 динены с синхровходами устройства о т л и ч а ю щ ее с я тем, что, с целью увеличения быстродействия при использовании общей памяти,в устройство Введены семь элементов ИЛИ, шестнадцать групп элементов И, три узла формирования сигналов разрешения, при этом разрешающие входы первого и второго регистров адреса соединены с шиной единичного потенциала устройства, уста+ьовочные входы первого и второго регистров адреса соединены с выходами второго и третьего элементов ИЛИ соответственно,первые вхОды которых являются входами устройства соответственно для подключения к установочным выходам первой и второй микроЭВМ, а вторые входы соединены соответственно с третьими выходами узлов синхронизации, третий выход первого узла синхронизации соединен с первыми установочными Входами первого, второго. третьего узлов формирования сигналов разрешения, а третий выход второго узла синхронизации с вторьми устанОВОчными входами узлов формирования сигналов разрешения, первые Входь первого, второго и третьего уньов формирования сигналов разрешения. соединены соответственно с первым, вторым и третьим Выходами первого дешифратора, а вторые входы первого, второго и третьего узлов формирования сигналов разрешения соединены соответственно с первым, вторым и третьим выходами второго дешифратора, первые Выходы первого и второго дешифраторов через четвертый элемент ИЛИ соединены с первым входом Выборки второго узла общей памяти, вторые выходы первого и второго дешифраторов соединены через пятый элемент ИЛИ с входом выборки третьего узла общей памяти, третьи выходы первого и второго дешифраторов соединены через шестой элемент ИЛИ с входом выборки первого узла общей памяти, первые Входы элементов И третьей и четвертой групп гьодключены к первой и Второй группам информационных входов устройства соответственно, первые Входы элементов И пятой и шестой групп подклюцены к первой и Второй группам информационных входов устройства, группа Выходов младших разрядов первого регистра адреса соединена с первыми Входами элементов И седьмой, восьмой и девятой групп, "руппа выходов младших разрядов Второго регистра адреса соединена с первыми Входамьл элементов И десятой, одиннадцатой и двенадцатой групп, первый выход пее. Вога узла .Ьзрмироеьания сигналов разрешения соединен с вторыми входами элементов И первой,седьмой и тринадцатой; рупп и первым входом седьмого элемента ИЛИ, первый выход второго узла формирования сигналов разрешения соединен с вторыми входами элементов И третьей, восьмой и четырнадцатой групп и вторым входом седьмого элемента ИЛИ, первый выход третьего узла формирования сигналов разрешения соединен с вторыми входами элементов И пятой, девятой и пятнадцатой групп и третьим входом седьмого элемента ИЛИ, выход которого соединен с разрешающим входом первого узла синхронизации, второй выход первого узла формирования сигналов разрешения соединен с вторыми входами элементов И второй, десятой и шестнадцатой групп и первым входом восьмого элемента ИЛИ, второй выход второго узла формирсвания сигналов разрешения соединен с вторыми входами элементов И четвертой, одиннадцатой и семнадцатой групп и вторым входом восьмого элемента ИЛИ, второй выход третьего узла формирования сигналов разрешения соединен с вторыми входами элементов И шестой, двенадцатой и восемнадцатой групп и третьим входом восьмого элемента ИЛИ, выход которого соецинен с разрешающим входом второго узла синхронизации, выходы элементов И первой и второй групп образуют группу выходов устройства для подключения к группе информационных входов второго узла общей памяти, выходы элементов И тринадцатой и шестнадцатой групп образуют группу выходов устройства для подключения к группе адресных входов второго узла общей памяти, выходы элементов И третьей и четвертой групп образуют группу выходов устройства для подключения к группе информационных входов третьего узла общей памяти, выходы элементов И четырнадцатой и семнадцатой групп образуют группу выходов устройства для подключения к группе адресных входов третьего узла общей памяти, выходы элементов И пятой и шестой групп образуют группу выходов устройства для подключения к группе информационных входов пер 20 25 30 35 40 45 вогс узла об цей памяти, выходы элементов И пятнадцагой и восемнадцатой групп образуют группу выходов устройства для подключения к группе адреснь;:х входов первого узла общей памяти, группа входов устройства для подключения к группе информационных вь.ходов второго узла общей памяти соединена с первыми входами элементов И седьмой и восьмой групп, группа входов устройства для подключения к группе информационных выходов третьего узла общей иамя ги соединена с первыми входами элементов И девятой и десятой групп, группа входсг. устройства ,ля подключения к группе информационных ьыхсдов первого узла общей памяти соединена с первыми входами элем."-,нтов И одиннадцатой и двенадцатой груди, выходы элементов И тринадцатой, четырнадцатой и пятнадцатсй групп объединень и соединены с группой выхров устройства для подключения к группе информационных входов первой микроЗВМ, выходы элемен,ов И шестнадцатой, семнадцатой и восемнадцатой групп объедин .ны и соединены с группой выходов устройства для подключения к группе ин-, формационных входов второй микроЗВМ.2. Устройство по п.1, о т л и ч а ю щ е ес я тем, что уэег, формирования сигналов разрешения соде ргкит два элемента Н Е, два элемента ИЛИ и два триггера, причем входы первого и втсрого элементов НЕ являются первым и вторым входами узла соотве-ственно и соединены с первыми входами второго и первого элементов ИЛИ соответственно, выходы первого и второго элементов НЕ соединены с вторыми входами первого и второго элементов ИЛИ соответственно, а выходы первого и второго элементов ИЛИ соединены с установочнцми входами первого и второго триггеров соответственно, входы сброса которых являются первым и вторым установочными входами узла, выходы первого и второго триггеров являются первым и вторым выходами узла соответственно.