Устройство управления доступом к общей памяти

Своз Советских Социалистических Республик(22) Заявлено 04.10,77 (21)2530481/18-24с присоединением заявки ЙО -(51)М, К,з 6 06 Г 13/06 Государственный комитет СССР по делам изобретений и открытий(54) УСТРОЙСТВО УПРАВЛЕНИЯ ДОСТУПОМ К ОБЩЕЙПАМЯТИ Изобретение относится к цифровойвычислительной технике и предназначено для использования в мультипроцессорных системах.Известны устройства, обеспечивающие последовательный доступ процессоров к общему блоку памяти 111Однако это устройство не может обеспечить неделимого выполнения цикла,состоящего из нескольких обращений 10процессора к памяти.Наиболее близким по техническойсущности к данному изобретению является устройство, содержащее память, регистры адреса зон, регистр 15адреса, регистр записи считывания,память команд, блок управления, интерфейс, триггер, элементы И 2Недостатком известного устройства является неэффективное использование памяти и большой объем аппаратуры,Целью изобретения является упрощение устройства,Поставленная цель достигается 25тем, что устройство, содержащее счет.чик, первый блок сравнения, четыреэлемента ИЛИ, шесть элементов И,содержит приоритетный блок, второй,блок сравнения, пятый элемент ИЛИ, 30 элемент задержки, причем первыйвход приоритетного блока являетсяпервым входом устройства, второй входприоритетного блока соединен с первым входом счетчика и является вторымвходом устройства, третий вход приоритетного блока подключен к выходупервого элемента ИЛИ, первая группавыходов приоритетного блока соединенасо входами элемента ИЛИ и являетсяпервой группой выходов устройства,вторая группа выходов приоритетногоблока подключена ко входам третьегоэлемента ИЛИ и является второй группой выходов устройства, выход второгоэлемента ИЛИ соединен с первым входомпервого элемента И и первым входомвторого элемента И, второй вход первого и первый вход третьего элементовИ объединены и являются третьим входом устройства, выходы первого и третьего элементов И соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выход которогосоединен с первым входом четвертогоэлемента И и является выходом устройства, второй вход четвертого элементаИ объединен с первым входом пятогоэлемента И и подключен к выходу второго блока сравнения, а выход четвертого элемента И соединен со вторымвхоцом счетчика, третий вход которогообъединен со вторым входом пятого элемента И и является четвертым входомустройства, четвертый вход счетчикасоединен с выходом пятого элементаИЛИ, а выход счетчика подключен ковходу второго блока сравнения, первый и второй входы первого блокасравнения являются соответственнопятым и шестым входом устройства, авыход первого блока сравнения подключен ко входу элемента НЕ, первому входу шестого элемента И и первому входу пятого элемента ИЛИ, второй вход которого является седьмымвходом устройства, а третий вход пятого элемента ИЛИ подключен к выходу второго элемента И, второй входкоторого объединен со вторым входомтретьего элемента И и подключен квыходу элемента НЕ, третий вход тре Щтьего элемента И соединен с выходомэлемента задержки, вход которого объединен со вторым входом шестого элемента И и соединен с выходом третьего элемента ИЛИ, выход шестого элемента И подключен к первому входупервого элемента ИЛИ, второй входкоторого соединен с выходом пятого элемента И.На чертеже представлена блок-схема устройства.Устройство содержит приоритетныйблок 1, выполненный на основе приоритетной, кольцевой или иной схемы временного разделения, первый блок сравнения 2, второй блок сравнения 3, счетчик 4, элементы ИЛИ 5-8, многоразрядную схему ИЛИ 9, элементы И 10-15, элемент НЕ 16, элемент задержки 17.Устройство работает следующим 40 образом.Блок 2 осуществляет селекцию заявок по их направленности во "флажковую" зону ЗУ (запоминающее устройство), а элементы ИЛИ 5,6 - по их принадлежности-соответственно к процессорам или ВУ (внешние устройства), элементы 9, 10, 11, 16 осуществляют формирование и запись в счетчик 4 установочного кода количества циклов обмена в соответствии с видом обслуживаемой заявки;1- для работы процессора в зоне "флажков", 2 - для работы процес-. сора в зоне флажков". Здесь М для работы ВУ вне зоны "флажков". 55 Здесь Й - код количества циклов обмена, запрашиваемый ВУ.Быстродействие элементов 4 и 11 выбирается таким, чтобы создаваемая или суммарная задержка не превос- ц) ходила длительности рабочего цикла ЗУ.Элементы 7, 12, 13 осуществляют выдачу в ЗУ управляющего сигнала запроса и блокировку выдачи запроса при выявлении попытки обращений во"флажковую" зону со стороны ВУ,Элемент задержки 17 предназначен для задержки логического сигналапринадлежности выбранной заявки кВУ на время работы цепи селекции адреса запроса в ЗУ с целью исключениявозможности выдачи запроса во "флажковую" зону ЗУ от ВУ.Длительность задержки, создаваемой элементом 17, определяется следующим соотношением;Л 7, к+ + ЙЛ 6- С 6,где с - время срабатывания-гоэлемента;с - время коммутации адресныхи управляющих шин ВУ.Блок 3 фиксирует моменты обнуления счетчика 4, а элементы 8, 14,15осуществляют сброс обслуженной заявки в блоке 1, Быстродействие счетчика 4, блока 3 и элемента И 14 должнобыть выбрано таким образом, чтобысоздаваемая ими суммарная задержкабыла бы меньше длительности сигналаответа ЗУ.Сигнал начального сброса счетчика4,поступающий на входы общего сбросаблока 1, осуществляет установку вноль регистров этих блоков, При поступлении запросов к ЗУ на вход устройства блок 1 выбирает один из нихв соответствии с принятой в нем очередностью и вырабатывает сигнал управления коммутацией, поступающийна выход устройства, осуществляя подключение к ЗУ информационных, адресных и управляющих шин соответствующего процессора или ВУ. Одновременно с этим сигнал с выхода блока 1поступает. на вход элемента ИЛИ 5, если выбранная заявка исходит от процессора, или на вход элемента ИЛИ б,если заявка исходит от ВУ. С выходаэлемента ИЛИ 5 сигнал поступает навход элемента ИЛИ 12, подготавливаявыдачу в ЗУ сигнала запроса, поступающего на вход элемента ИЛИ 12 ина вход элемента И 10, С выхода элемента ИЛИ б единичный сигнал поступает на вход элемента И 15, подготавливая сброс заявки в блоке 1 в томслучае, если запрос от ВУ направленв зону "флажков", и,через элементзадержки 17, на вход элемента И 13.Адрес запроса в ЗУ, подключенного кнему процессора или ВУ, поступает навход блока 2 по признаку принадлежности запрашиваемой ячейки к "флажковой" зоне ЗУ. Единичный сигнал свыхода блока 2, имеющий место в томслучае, если адрес запроса в ЗУ принадлежит к зоне "флажков", поступает во второй разряд многоразрядного элемента ИЛИ 9, подготавливая на установочном входе счетчика 4 код требуемого в этом случае количества циклов обмена с ЗУ, равный 2, а такжена вход элемента НЕ 16 и на входэлемента И 15, с выхода которого он передается через элемент ИЛИ 8 на вход поразрядного сброса блока 1 в том случае, если выбранная заявка, идущая в зону "флажков", происходит от ВУ. 5Если адрес запроса в ЗУ находится вне эоны "флажков", то нулевой сигнал с выхода блока 2 инвертируется элементом НЕ 1 б и поступает на вход эле мента И 10, подготавливая запись в счетчик установочного кода, равного 1, а также на вход элемента И 13. В том случае, если выбранная для обслуживания блоком 1 заявка исходит от Ву, селекция адресов не производится, а требуемое количество циклов обмена с ЗУ поступает на входы элемента ИЛИ 9 непосредственно от ВУ. Так исходным состоянием счетчика 4 является нулевое состояние, то на выходе блока сравнения "на ноль" 3 имеет место единичный сигнал, который поступает на входы элементов И 14 и 11, подготавливая последний к выдаче единичного сигнала на вход за писи счетчика 4 после появления на 25 другом его входе сигнала запроса ЗУ, поступающего также на выход устройства с выхода элемента ИЛИ 7 в мо мент завершения коммутации управляющих шин выбранного процессора. Пос ле записи установочного кода в счетчик 4 нулевой сигнал с выхода блока 2 блокирует передачу сигнала ответа ЗУ, поступающего с входной линии на счетный вход счетчика 4 и на 35 вход элемента И 14, т.е, через эле-.мент ИЛИ 8 на вход поразрядного блока сброса 1 не поступает единичный сигнал до момента повторного обнуления счетчика после выполнения уста новленного счетчиком количества циклов обмена с ЗУ, После сброса обслуженной заявки в блоке 1 работа устройства повторяется.Применение устройства позволит 45 значительно сократить объем дополнительных аппаратных средств за счет максимального использования аппаратуры, имеющийся в каждом процессоре,50Формула изобретенияУстройство управления доступом к общей памяти, содержащее счетчик, первый блок сравнения, четыре элемента ИЛИ, шесть элементов И, о т л ич а ю щ е е с я тем, что, с целью упрощения устройства оно содержит приоритетный блок, второй блок сравнения, элемент ИЛИ, элемент задерж-.ки, причем первый вход приоритетного 60 блока является первым входом устройства, второй вход приоритетного блока соединен с первым входом счетчика,и является вторым входом устройства,третий вход приоритетного блока подключен к выходу первого элемента ИЛИ,первая группа выходов приоритетногоблока соединена со входами второгоэлемента ИЛИ и является первой группой выходов устройства, вторая группа выходов приоритетного блока подключена ко входам третьего элементаИЛИ и является второй группой выходовустройства, выход второго элементаИЛИ соединен с первым входом первогоэлемента И и первым входом второгоэлемента И, второй вход первого ипервый вход третьего элементов ИЛИобъединены и являются третьим входом устройства, выходы первого итретьего элементов И соединены соответственно с первым и вторым входамичетвертого элемента, ИЛИ, выход которого соединен с первым входом четвертого элемента И и является выходом устройства, второй вход четвертого элемента И подключен к выходу второго блока сравнения, а выход четвертого элемента И соединен со вторымвходом счетчика, третий вход которого объединен со вторым входом пятого элемента И и является четвертым входом устройства, четвертыйвход счетчика соединен с выходом пятого элемента ИЛИ, а выход счетчикаподключен ко входу второго блока сравнения, первый и второй входы первого блока сравнения являются соответственно пятым и шестым входом устройства, а выход первого блока сравнения подключен ко входу элементаНЕ, первому входу шестого. элементаИ и первому входу пятого элементаИЛИ, второй вход которого являетсяседьмым входом устройства, а третий вход пятого элемента ИЛИ подключен к выходу второго элемента И, второй вход которого объединен со вторым входом третьего элемента И иподключен к выходу элемента НЕ, третий вход третьего элемента И соединен с выходом элемента задержки, входкоторого, объединен со вторым входомшестого элемента И и соединен с выходом третьего элемента ИЛИ, выходшестого элемента И подключен к первому входу первого элемента ИЛИ, второй вход которого соединен с выходом пятого элемента И.Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССРР 304580, кл. С Об Г 15/1 б, 1972.2. Патент Франции Р 2123833, кл. С Об Е 15/1 б, опублик. 1974 (прототип).Составитель А. Баранов Редакто Н. Козлова Тех ед Я, Би чак Корректор И МускаЗаказ 4650/38 Тираж 751 Подписное ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035 Москва ЖРаушская наб., д. 4/5 Филиал ППП "Патент , г. Ужгород, ул, Проектнач, 4