Устройство для управления доступом к общей памяти

(51) 4 С 06 Р 12/О ИЗОБРЕТЕНИЯВИДЕТЕЛЬСТВУ ИСАНИЕ АВТОРСКОМУ С ТУОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(71) Московский институт электронного машиностроения(56) Уце Ы.1., На 1 чегяоп К.Р. Манящ СЬешояс оГ шц 1 гргосеяя 1 л 8 аког ш 1 сгосошрцгегя. - Сошрцг.1)ея. 1982, 21, В 2, р.101-106.Авторское свидетельство СССР У 1160424, кл, .С 06 Р 12/00, 1981 (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ДОС ПОМ К ОБЩЕЙ ПАМЯТИ(57) Изобретение относится к вычислительной технике и может быть использовано в мультипроцессорных и многомикромашинных системах на основе мик, ропроцессоров и микроЭВМ. Цель изобретения - повышение производительности системы с общей памятью за счетповьш)ения эффективности использованияобщей памяти. Поставленная цель достигается тем, что устройство содержит генератор 1 тактовых импульсов,формирователь 2 одиночных импульсов,элементы ИЛИ 3 первой группы, .триггеры 4 и 5 первой и второй групп, дешифраторы 6 группы, элементы И 7,8,9,первой, второй и третьей групп, усилители-формирователи 10-13 с первойпо четвертую группы, выходной регистр 14, элементы ИЛИ 15 второй группы, первый сдвигающий регистр 16,элементы И 17 четвертой группы, нервый элемент ИЛИ 18, элемент И 19, второй сдвигающий регистр 20, второйэлемент ИЛИ Л, регистр-защелка 22,приоритетный шифратор 23 и дешифратор 24, 2 ил.Изобретение относится к вычислительной технике и может быть использоВано ь мультипроцессорных и многомикрромашинньгх системах на основе микропроцессоров и микроЭВМ,Целью изобретения является повышение производительности системы с общей памятью за счет повьшгения эффективности использования общей памяти.На Фиг.1 представлена блок-схемаустройства; на Фиг,2 - временные диаГраммы работы устройства при выполне-.Нии подключенными к нему микропроцессорами операций чтения и записи данных н общую память,Устройство содержит генератор 1тактовых импульсов, Формирователь 2оциночпых импульсов, элементы ИЛИ 3первой группы, триггеры 4 и 5 первой 20и второй групп, дешифраторы б группы, элементы И 7-9 первой, второй итретьей групп усилители-Формирователч 10-13 с первой по четвертую группы, выходной регистр .14, элементыИЛИ .15 второй группы, первый сдвигающий регистр .16, элементы И 17 четвер той группы, первый элемент ИЛИ 18,элемент И 19 второй сдвигающий регистр 20 второй элемент ИЛИ 21. регистр-защелку 22,. приоритетный шифра.тор 3 дешифратор 24 выход 25 при-"знака готовности общей памяти,рход 26 чтения;,вход 27 записи, вход 28адреса информационный ьход-выход 29ггервой группы, выход 30 адреса, выход 31 чтения (записи), информационный вход-выход 32 второй группы,вход 33 начальной установки, выход Зцтактовых импульсов. 40Устройство работает следующим образом,Пги поступлении сигнала на вход 33начальной установки и на вторые входы группы элементов ИЛИ 15 сигналы сглх выходов поступают на входы сбросагруппы счетных Т-триггеров 4, Инверсные выходы последних устанавливаютсяв исходное состояние, при котором навыходах 25 готовности общей памяти50устанавливаются сигналы, обеспечивающие беспрепятственную работу подклю-,аченных к устройству микропроцессоров,Генератор 1 формирует на своем первом выходе тактовые импульсы постуф55пающие на выходы 34 тактовьгх импульсов и обеспечивающие тактирование исинхронизацию работы подключенных кустройству микропроцессоров,После прекращения действия сигнала ча входе 33 один или несколькомикропроцессоров, выполняя собственные программы обработки данных, обращаются к общей памяти для чтенияили записи данных, В этом случае насоответствующем выходе 28 адресаустанавливается адрес выбираемойячейки общей памяти, поступающей навход дешифратора 6, а с его выходасигнал поступает на информационныйвход В-триггера,5, При этом поступвление сигнала на один из входов чтения 26 или записи 27 соответственнона первый или второй входы соответствующего элемента ИЛИ 3 вызываетформирование на его выходе сигнала,поступающего на синхровход 0 триггера 5 и устанавливающего его,Сигнал с выхода 0-триггера 5,представляющий собой запрос микропроцессора к общей памяти, поступаена тактирующий вход счетного Т-триггера 4 и переводит его в состояние,при котором на связанном с его инверсным выходом выходе 25 готовностиобщей памяти снимается сигнал, обеспе гивающий беспрепятственную работуобратившегося к общей памяти микропроцессора. Одновременно сигнал с выхода П-триггера 5 поступает на соответствующий информационный вход регистра-защелки 22 и вход соответствующего элемента И 17,Синхронный характер функционирования подключенных к устройству микропроцессоров, определяемый тактированием их работы от генератора 1, обусловливает воэможность Формированиямикропроцессорами запросов к общейпамяти на соответствующих выходахО-триггеров 5 в детерминированные моменты времени, связанные с периодомтактовых импульсов на выходе 34, Начиная с этого момента, на третьемвыходе тактового генератора 1 формируется серия импульсов опроса, поступающих на тактирующий вход сдвигово-,го регистра 16 и йервый вход элемента И 19. Число импульсов опроса в серии равно числу микропроцессоров М,подключенных к устройствуПоявление каждого очередного импульса опроса на тактирующем входесдвигающего регистра 16 вызывает появление на одном из М его выходов сигнала, поступающего на второй вход соответствующего элемента И 17, Еслипри этом на первом входе этого элемента И 17 присутствует сигнал запроса микропроцессора к общей памяти, тосигнал с его выхода поступает на пер 5вый вход соответствующего элементаИЛИ 15, а с выхода последнего сигналпоступает на вход сброса соответствующего счетного Т-триггера 4. При этомсчетный Т-триггер 4 возвращается в 10исходное состояние, вследствие чегона соответствующем М выходе 25 устанавливается сигнал, обеспечивающийбеспрепятственную работу обратившегося к общей памяти микропроцессора, 1 БСигнал с выхода элемента И 17 поступает также на соответствующий одиниз М входов элемента ИЛИ 18, вызывая появление сигнала на его выходе,а следовательно, и на информационном 20входе сдвигающего регистра 20, Поокончании действия очередного импульса опроса на входе элемента И 19 наего инверсном выходе появляется сигнал, поступающий на тактирующий вход 25сдвигающего регистра 20 и вызывающийизменение его состояния, Если при этомна информационном входе сдвигающегорегистра 20 сигнал отсутствует, чтоопределяется отсутствием сигнала за- ЗОпроса микропроцессора к общей памятина первом входе соответствующего элемента И 37, то состояние сдвигающего регистра 20 не изменяется, Такимобразом, сдвигающий регистр 20 обеспечивает подсчет числа запросов микропроцессоров к общей памяти на входах элементов И 17,Если число сигналов запроса микропроцессоров к общей памяти меньше 40числа М, соответствующего максимальному количеству микропроцессоров, запросы которых могут быть удовлетворены общей памятью за время одного пе-,риода тактовых импульсов, т,е. завремя длительности одного машинноготакта микропроцессора, то в результате поступления серии импульсов опроса с третьего выхода генератора 1 натактирующий вход сдвигающего регистра 16 последовательно на всех его Мвыходах устанавливаются сигналы, поступающие на входы элементов И 17.В результате этого на выходах всехтех элементов И 37, на первых входах ббкоторых присутствуют сигналы запросамикропроцессоров к общей памяти, последовательно появляются сигналы, поступающие на соответствующие входы элементов И,И 15 и сбрасывающие по входам сброса соответствующие счетные Т-триггеры 4, Появление на их выходах, связанных с выходами 25 готовности общей памяти, положительных сигналов обеспечивает беспрепятственную работу всех микропроцессоров, обратившихся к общей памяти,для чтения или записи данных,Момент формирования последнего М-го импульса опроса в серии на третьем выходе генератора 3 должен выбираться таким образом, чтобы с учетом задержек распространения сигнала в элементах устройства обеспечить восстановление сигнала на последнем выходе 25 готовности общей памяти, если этот сигнал предварительно был снят в результате обращения соответствующего микропроцессора к общей памяти.Еспи число сигналов запроса микропроцессоров к общей памяти на входах элементов И 37 равно числу М, то в результате действия серии импульсов опроса с третьего вы.;ода генератора 1 все М выходов 25 готовности общей памяти, связанных с обратившимися к общей памяти для чтения или записи данных микропроцессорами, будут переведены в исходное состояние. При этом состояние сдвигающего регистра 20, обеспечивающего подсчет числа запросов микропроцессора к общей памяти, изменится таким образом, что на его выходе установится сигнал, поступающий на инверсный вход элемента И 19 и блокирующий прохождение импульсов опроса с его первого входа на тактирующий вход сдвигающего регистра 20. Одновременно сигнал с выхода регистра 20 поступает на вход элемента ИЛИ 21, а с выхода последнего передается на вход сброса сдвигающе го регистра 16, снимая сигнал с его соответствующего выхода.Если число сигналов запроса микропроцессоров к общей памяти превышает число М, то в результате действия серии импульсов опроса с третьего выхода генератора 1 последовательно будут сформированы сигналы на выходах только первых М элементов И 17, на первых входах которых присутствуют сигналы запроса общей памяти, Это определяется появлением сигнала на выходе сдвигающего регистра 20, а следова.тельно, и на выходе элемента ИЛИ 21, блокирующего по входу сброса5 14187сдвигающий регистр 16, при достижении сдвигающим регистром 20 состояния,соответствующего подсчету М запросовмикропроцессоров к общей памяти.В результате формирования М сигна"лов на выходах элементов И 17 будутпереведены в исходное состояние М соответствующих выходов 25 готовностиобщей памяти, обеспечив беспрепятствечную работу тех М микропроцессоров,которые обратились к общей памяти длячтения или записи данных ОстальныемКкропроцессоры, чьи запросы к общейпамяти не могут быть удовлетворены втечение текущего периода следованиятактовых импульсов на выходе 34 тактовых импульсов вследствие недостаточ"ной пропускной способности общей памяти, в результате анализа состояний 20связанных с ними выходов 25 готовности общей памяти перейдут к выполнениюдополнительного такта .ожидания, За.просы к общей памяти этих микропроцЕссоров, сохранившиеся на выходах 25соответствующих Р-триггеров 5, будутучаствовать в арбитраже наряду с запросами к общей памяти,поступившимиот других микропроцессоров во времяочередного периода следования тактовых импульсов на выходе 34 тактовыхимпульсов, При этом предварительнопосле завершения серии из М импульсовопроса на третьем выходе генератора 1 сигнал с четвертого выхода генератора 1 поступает на вход сбросасдвигающего регистра 20 и вход элемента ИЛИ 21, обеспечивая тем самым подготовку сдвигающих регистров 1 6 и 20к. работе в течение очередного периода 40Ъследования тактовых импульсов,Сигналы запросов микропроцессоровк общей памяти, формируемые на выходахР-триггеров 5 и поступающие на информационные входы регистра-эащел 4ки 22, фиксируются в нем по сигналамвторых тактовых импульсов, поступающих на. его тактирующий вход с первого выхода генератора 1. С выходов регистра-защелки 22 зафиксированные сиг 50налы запросов микропроцессоров к общей памяти поступают:на соответствующие входы приоритетного шифратора 23.Последний обеспечивает формированиена выходе двоичного кода, соответствующего входу с наименьшим номером,на котором поддерживается сигнал запроса микропроцессора к общей памятиДвоичный код с выхода приоритетного шифратора 23 поступает на вход дешифратора 26, вызывая формирование сигнала разрешения обмена с общей памятью на том из М его выходов, номеркоторого совпадает с наименьшим номером входа приоритетного шифратора 23,на котором поддерживается сигнал запроса микропроцессора к общей памяти,Сигнал разрешения обмена с общейпамятью, формируемый на одном из выходов дешифратора 24, обеспечиваетпрохождение на выходы 30 адреса, чтения (записи) 31и входы-выходы 32общей памяти адресных, управляющих иинформационных сигналов от соответствующего микропроцессора в течение вре"мени, равного периоду следования вторых тактовых импульсов на первом выходе тактового генератора 1.Появление сигнала разрешения обмена с общей памятью, формируемого наодном из выходов дешифратора 24 и поступающего на вход сброса соответствующего Э-триггера 5, снимает сигналзапроса микропроцессора к общей памяти на выходе Р-триггера 5 и с соответствующего информационного входарегистра-защелки 22. При этом поступление очередного импульсного сигналас первого выхода генератора 1 на тактирующий вход регистра-защелки 22обеспечит фиксацию на его выходах ос-тавшихся необслуженными запросов микропроцессоров к общей памяти, Далееприоритетный шифратор 23 и: дешифра-.тор 24 обеспечат формирование на одном из выходов последнего сигналаразрешения обмена с общей памятью дляследующего микропроцессора аналогичнорассмотренному выше,За время одного периода следованиятактовых импульсов на втором выходегенератора 1, используемых для тактирования работы микропроцессоров и определяющих длительность их машинныхтактов, на первом выходе генератора 1циклически появляются М импульсныхсигналов вторых тактовых импульсов,Благодаря этому за время длительности машинного такта работающих синхронно микропроцессоров к общей памяти последовательно могут получить доступ до М микропроцессоров,формирователь 2 одиночного импульса обеспечивает выполнение временныхусловий для циклов чтения и записиподключенной к устройству общей памяти.При выполнении а-м микропроцессог ром, подключенным к устройству, цикла записи в общую память сигнал с соответствующего входа 27 записи посту 5 пает на второй вход первого элемента И 7, При поступлении на его первый вход сигнала разрешения обмена с общей памятью с соответствующего выхода дешифратора 24 на выходе элемента 10 И 7 формируется сигнал, поступающий на управляющий вход усилителя-формирователя 12 и обеспечивающий прохождение сигналов с входа-выхода 29 на выход усилителя-формирователя 12 15 и на вход-выход 32. Одновременно сигнал разрешения обмена с общей памятью . поступает на управляющий вход усилителя-формирователя 10, обеспечивая прохождение сигналов адреса с его ин формационного входа на выход 30 адреса общей памяти, Сигнал с выхода элемента И 7 поступает также на информационный вход усилителя-формирователя 11, на выходе которого формируется 25 сигнал и поступает на выход 31 чтения (записи) общей памяти с.приходом на его.управляющий вход очередного импульсного сигнала с выхода формирователя 2 одиночного импульса. 30При выполнении цикла чтения данных из общей памяти а-й микропроцессор формирует запрос к общей памяти и получает разрешение на обмен с общей памятью аналогично тому, как было рас 35 смотрено ранее. Сигнал разрешения обмена, поступая на управляющий вход усилителя-формирователя 10, обеспечивает прохождение сигналов адреса с входа.28 адреса на выход 30 адреса об 0 щей памяти, а также поступает на, вход элемента И 9, Отсутствие сигнала на информационном входе усилителя- формирователя 11 обеспечивает при этом поддержание на выходе 31 чтения (записи) общей памяти сигнала, обеспе. чивающего цикл чтения общей памяти, С приходом очередного . импульсного сигнала с выхода формирователя 2 одиночного импульса на вход элемента.И 9 на его выходе формируется . сигнал,50 поступающий на управляющий вход выходного регистра 14. При этом информация 1из выбранной ячейки общей памяти, поступающая на информационный вход выходного регистра 14 будет передана на информационный вход усилителя-формирователя 13. Поступление сигналов на первый вход второго элемента И 8 с выхода дешифратора 6 и на его второй вход с входа 26 чтения вызываетпоявление сигнала на выходе элемента И 8 и на связанном с ним управляющем входе усилителя-формирователя 13,Это обеспечивает передачу считаннойиз общей памяти информации на выходусилителя-формирователя 13 и на входвыход 29. Окончание импульсного сигнала на первом входе элемента И 9 вызывает прекращение действия сигналана управляющем входе выходного регистра 14, что обеспечивает -фиксацию информации, считываемой из общей памяти и присутствующей на информационномвходе выходного регистра 14.На фиг.2 приведены три машинныхтакта Т 2, ТЗ и Т 4 машинных циклов, вкоторых первый и третий микропроцессорь. обращаются к общей памяти для чтения данных, а второй микропроцессордля записи данных, Е устройству подключена общая память с быстродействием, достаточным для обслуживания звремя длительности одного машинноготакта запросов не более, чем двух мик"ропроцессоров, Б этом случае третиймикропроцессор, обратившийся к общейпамяти одновременно с двумя другими,вынужден ожидать готовности общей памяти и с этой целью выполнять дополнительный такт ожидания,В начале второго машинного тактаТ 2 все три микропроцессора устанавливают на входах 28 адреса устройстваадреса соответствующих ячеек общейпамяти, в результате чего с приходомсигналов по входам 26 чтения от первого и третьего микропроцессоров, атакже по входу 27 записи от второгомикропроцессора на входах 0-, триггеров 5 устанавливаются сигналы запроса микропроцессоров к общей памяти иодновременно снимаютея сигналы готовности с выходов 25 готовности общейпамяти, Под действием импульсов опроса, поступающих с четвертого выходагенератора 1 на тактирующий".входсдвигающего регистра 20, осуществляется подсчет числа запросов микропроцессоров к общей памяти, При этомсигналы на выходах 25 готовности общей памяти первых двух микропроцессЬров восстанавливаются, обеспечиваятем самым возможность выполнения имипосле завершения второго машинноготакта Т 2 следующего машинного тактаТЗ, Восстановление сигнала на выхо 1418722 10дах 25 готовности общей памяти третьего микропроцессора будет заблокировано появлением сигнала на выходе сдвигающего регистра 20, вследствие чего третий микропроцессор после завершения машинного такта ТЗ перейдет к выполнению такта ожидания.Сигналы запросов микропроцессоров к общей памяти поступают на информа ционные входы регистра-защелки 22 и фиксируются в нем по импульсному сигналу, поступающему с первого выхода тактового генератора 1, Приоритетный шифратор 23 формирует на выходе код 15 микропроцессора с наименьшим номером, запрашивающим общую память, т.е, перного микропроцессора. Дешифратор 24 преобразует этот код и формирует на своем первом выходе сигнал разрешения 20 обмена с общей памятью. По этому сигналу сбрасывается в исходное состояние Р-триггер 5, снимая запрос первого микропроцессора к общей памяти, а также адрес выбираемой первым микро процессором ячейки общей памяти устанавливается на выходе 30 адреса общей памяти, На выходе 31 чтения (записи) общей памяти при этом будет поддерживаться сигнал, обеспечивающий чтение 30 данных, хранящихся в адресуемой ячейке общей памяти. С приходом одиночного импульса с выхода формирователя 2 одиночного импульса считываемые из общей памяти данные будут переданы на информационный вход усилителя-формирователя 13 и далее на вход-выход 29, связанный с первым микропроцессором. По окончании действия одиночного импульса данные, поступающие из общей 40 памяти на информационный вход выходного регистра 14, будут зафиксированы в нем, в результате чего считанные из памяти данные будут поддерживаться неизменными на входе-вьгходе 29 до 45 окончания действия сигнала на входе 26 чтения.При появлении следующего импульсного сигнала на первом выходе генератора 1 в регистре-защелке 22 будут зафиксированы запросы к общей памяти только второго и третьего микропроцессоров, так как запрос первого микропроцессора был удовлетворен описанным ранее способом. В этом случае сигнал разрешения обмена будет установлен на втором выходе дешифратора 24, что вызовет сброс соответствующего Р-триггера 5, Одновременно адрес выбираемой вторым микропроцессором ячейки памяти будет установлен на выходе 30 адреса общей памяти, а на входе-выходе 3 общей памяти будут установлены данные, поступающие по входу-выходу 29 от второго микропроцессора. Появление очередного одиночного импульса на выходе формирователя 2 одиночного импульса вызовет появление сигнала на выходе 31 чтения (записи) общей памяти, обеспечивая запись данных в выбранную ячейку общей памяти.Таким образом, за время длительности второго машинного такта устройство обеспечит чтение и запись данных на. выбираемых соответственно первым и вторым микропроцессорами ячейках общей памятиа третий же микропроцессор, запрос которого не был обслужен общей памятью в течение этого, времени, перейдет к выполнению дополнительного такта ожидания, сохранив при этом сигнал запроса к общей памяти на выходе Р-триггера 5. Вследствие этого запрос к общей памяти третьего микропроцессора будет удовлетворен общей памятью во время действия дополнительного такта ожидания аналогично рассмотренному ранее для первого микропроцессора.Формула изобретенияУстройство для управления досту- . пом к общей иамяти, содержащее группу из М дешифраторов, где М - число подключаемых к памяти абонентов, первую и вторую группы по М элементов И в каждой, с первой по четвертую группы по М усилителей-формирователей в каждой, М выходных регистров, формирователь одиночных импульсов и генератор тактовых импульсов, первый выход которого подключен через. формирователь одиночных импульсов к первым входам элементов И первой группы и к синхровходам усилителей-формирователей первой группы, выходы которых подключены к выходам чтения записи группы устройства, а-й вход чтения, где а=1М, устройства подключен к первому входу а-го элемента И второй группы, выход которого подключен к синхровходу а-го усилителя-формирователя второй группы, выход которого подключен к информационному входу а-го усилителя-формирователя третьей группы и к а-му инфор 1418722 12мационному входу-выходу первой группы устройства, а-й вход адреса которого подключен к входу а го дешифратора группы и к информационному входу 5 а-го усилителя-формирователя четвертой группы выход которого подкпючен к а-му выходу адреса устройства, выход а-го усилителя-формирователя третьей группы подключен к а-му ин Формационному входу-выходу второй группы устройства и к информационному входу а-го выходного регистра, выход которого подключен к информационному входу а-го усилителя-Формирователя 15 второй группы, выход а-го дешифратора группы подключен к второму входу а-го элемента И второй группы, выход а-го элемента И первой группы подключен к входу считывания а-го выходно го регистра, второй выход генератора тактовых импульсов подключен к выходу тактовых импульсов устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности системы с общей памятью за счет повышения эффективности использования об щей памяти, оно содержит дешифратор, приоритетный шифратор, регистр-защелку, первый и второй сдвигающие регистры, первую и вторую группы по М триггеров, первую и вторую группы по М . элементов ИЛИ каждая, первый и второй элементыИЛИ, элемент И,третью ифчетвертую руы иэ М элементов И кажцая, при этом а-й вход чтения устройства подключен к первому входу а-го элемента ИЛИ первой группы, выход которого подключен к синхровходу а-го триггера первой группы, выход . 40 которого подключен к счетному входу а-го триггера второй группы, к первому входу а-го элемента И четвертой группы и к а-му информационному вход регистра-защелки, выход которого под ключен к входу приоритетного шифратора, выход которого подключен к входу дешифра.тора, а-й выход которого подключен к второму входу а-го элемента И первой группы, к первому входу а-гоэлемента И третьей группы, к входуустановки в О" а-го триггера первойгруппы и к синхровходу а-го усилителяформирователя четвертой группы, выход а-го дешифратора группы, подключен к информационному входу а-го триггера первой группы, а-й .вход записи,устройства подключен к второму входуа-го элемента ИЛИ первой группы и квторому входу а-го элемента И третьейгруппы, выход которого подключен кинформационному входу а-го усилителяформирователя первой группы, и к синхровходу а-го усилителя-преобразователя третьей группы, первый выход генератора тактовых импульсов подключенк синхровходу регистра-защелки, третий выход генератора тактовых импульсовподключен к синхровходу первого сдвигающего регистра и к первому входу элемента И выход которого подключен к сикхровходу второго сдвигающего регистра,информационный вход которого подключен к выходу первого элемента ИЛИ, выход второго сдвигающего регистра подключен к второму входу элемента И и кпервому входу второго элемента ИЛИ,четвертый выход генератора тактовыхимпульсов подключен к входу установки в "О" второго сдвигающего регистра и к второму входу второго элемента ИЛИ, выход которого подключен к .входу установки в "О" первого сдвигающего регистра, а-й выход которогоподключен к второму входу а-го элемента И четвертой группы, выход которогоподключен к а-му входу первого элемента ИЛИ и к первому входу а-го элемента ИЛИ второй группы, выход которого подключен к входу установки в"О" а-го триггера второй группы, инверсный выход которого подключен ка-му выходу признака готовности общейпамяти устройства, вход начальной установки которого подключен к вторымвходам элементов ИЛИ второй группы.,12О ЙЯыр,2ЯО31О БВ ОымЗ)Я Экие каз 4154/4 ПодписноСССР 6 Тир ВНИИПИ Госуда по делам из 3035, Москва, рственного комитет обретений и открыт Ж, Раушская наб