Преобразователь двоичного кода в двоично-десятичный

СО 1 ОЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИ 11РеспуБлин 03 М 7/12 госуддрственнцй номитеПО ИЗОБРЕТЕНИЯМ И ОТНРЫТПРИ гннт ссо(56) Авторское свидетельство, СССР Р 1198756, кл., Н 03 М 7/00,1985.Авторское свидетельство СССР У 1330762, кл. Н 03 М 7/12, 1985, (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЬЙ(57) Изобретение относится к вычислительной технике, к устройствам преобразования кодов, Цель изобретения - повышение надежности работы преобразователя за счет введения в блок 5 дешифрации. селектора 7, управляемого сигналами признака тетрады, Это позволяет надежно Формировать нужный позиционньй код любой тетрады. Б состав преобразователя входят регистр 1 входного кода для временного хранения входного числа, сумматор 3 для вычитания числа тетрады из преобразуемого числа, блок 4 управления вычитанием для Формирования сигналов приО 3448412 знака тетрады, шифратор 9 для формирования двоичного кода тетрады, коммутатор 11 и регистр выходного кодадля записи и временного хранения двоичнс-десятичного коца преобразуемогочисга. Принцип работы преобразователяоснован на выделении из преобразуемого числа в блоке дешифрации позиционного кода, эквивалентного числу старшей тетрады, преобразовании этогокода в двоичн.;1 й код числа тетрады ивычитании этого коца в комбинационномсумматоре 3 из преобразуемого числаи занссении результатов вычитанияво в.;одной регистр 1 для дальнейшегопреобразования, Б шифраторе 10 позиционньй код тетрады пресбразуетсяв двоичный код тетрады, который через коммутатор 1 поступает в выходной регистр 2 для временного хранения. Последующие циклы Формированияпоследующих тетра"-, осуществляютсяаналогично по ка:кдому импульсу тактовой частоты. Преобразование продолжается до тех пор, пока результатвычитания станет меньше десяти. 2 ил.1448Изобретение относится к автоматике и вычислительной технике и может быть использовано в преобразующих устройствах специализированных вычислительных машин, оперирующих в двоич ной системе счисления и выдающих результат обработки в десятичной системе. Цель изобретения - повышение на 10дежности работы преобразователя.На фиг. 1 приведена блок-схемапредлагаемого преобразователя; нафиг. 2 - функциональная схема блокадешифрации с примером исполнения пре образователей 1-го разряда тетраддесятков, сотен и тысяч, селектораи схемы приоритета.Преобразователь (фиг. 1) содержитрегистры входного 1 и выходного 2кодов, сумматор 3, блок 4 управлениявычитанием, блок 5 дешифрации, состоящий иэ узла 6 формирования позиционных кодов, селектора 7 и схемы 8приоритета, первый и второй шифраторы 259 и 10 и коммутатор 11, На фиг, 1обозначены информационные 12 и тактовые 13 входы, выходы 14 и 15 преобразователя для выдачи соответственно двоично-десятичного кода и единичного позиционного кода тетрады, атакже выходы 16-18 блока 4 управления вычитанием, элементы ИЛИ 19-24и элементы И 25-27,Регистр 1 предназначен для хранения преобразуемого входного числа ирезультата вычитания сумматора. Регистр 2 предназначен для временногохранения выходного двоично-десятичного числа. Сумматор 3 предназначен 40для получения разности между преобразуемым двоичным числом, поступающимот регистра 1, и двоичным числом тетрады, Формируемым в шифраторе 9 числатетрады. Блок 4 управления вычитанием 45предназначен для формирования сигналов признака тетрады (тысяч, сотен,десятков). Блок 5 дешифрации предназначен для формирования позиционногодесятичного кода тетрады с учетомсигналов признака тетрады, Узел 6формирования позиционных кодов осуществляет Формирование возможных позиционных кодов тетрады тысяч, сотени Десяткв, Слектор 7 разрешат про хождение на его выход позиционныхкодов, принадлежащих только однойтетраде, Схема 8 приоритета устанавливает приоритет от старшего (9-го 412 2разряда) к младшему (1-му разряду) и выделяет только старший позиционный разряд любой тетрады, Шифратор 9 преобразует последовательный десятичный код с учетом сигналов признака тетрады в параллельный двоичный код для формирования двоичного кода числа любой тетрады. Коммутатор 11 предназначен для Формирования двоичного кода любой тетрады.Назначение, схемное решение блока 4 и принцип его работы, а также шифраторов 9 и 10 и коммутатора 11 аналогичны известным. Блок 4 управления вычитанием служит для анализа всех разрядных входов информационного кода преобразователя, поступающих от регистра 1. Условие формирования сигналов признаков тысяч, сотен и десятков на выходах 16-18 блока 4 управления вычитанием следуннцее:Выход 6=1,=2+2 +2+22 2 х 2 2 (2 +21)Выход 17 1 =Г,12 з +2 В+2 +2 Ь 2(2 ф+2 з+ +2 )1Выход 18=1 =Е,Г,(2 б+2 +24+2 (2+ +2)1Блок 5 дешифратора служит для Формирования единичного позиционного кода, разряды которого формируются в соответствии со следующими условиями: выход девятого (старшего) разряда Ч С 22 2 (2 +2 +2 +2+2 ")+Д 2 бх (2 б+242 ъ (2 В+2выход восьмого разрядал цу Р,2 12 22 ф 2 9, 2 В (2 +2 б ) + +С 2 В 2 В (2+2 б+2 )+Д 2 23; выход седьмого разряда2 2.2 "21 ф +2 2 В (2+2 б (2+ +24+21) +С .29 2 В 2 (2 ь +2 Б, 24, 2 з, 2) +и на входы шифраторов 9 и 10. В шифраторе 9 с учетом сигналов признакатетрады, поступающих на его управляющие входы от блока 4, формируетсядвоичный код числа тетрады. Этот кодпоступает на вторые входы сумматора3, где вычитается иэ числа, поступающего на его первые входы от регистра 1.При поступлении импульса тактовойчастоты с входа 13 на тактовый входрегист 1 результат вычитания изсумматора 3 заносится в регистр 1 длядальнейшего преобразования. Операциявычитания повторяется с приходом каждого импульса тактовой частоты и осуществляется до тех пор, пока числов регистре 1 не станет меньше десяти.Десятичный код тетрады с выхода блока5 преобразуется в двоичный код тетрады в шифраторе 10, Этот код тетрады через коммутатор 11, управляемыйсигналами признака тетрады, которыепоступают от блока 4 управления вычитанием и синхронизируемый импульсами тактовой частоты, которые поступают со входа 13 преобразователя, поступает на соответствующие входы регистра 2 для временного хранения.По каждому импульсу тактовой частотыв регистр 2 заносится одна тетрададвоично-десятичного числа. Двоичныйкод тетрады единиц формируется в регистре 1, Так, например, число 6789преобразуется за 3 такта, причем впервом такте формируется двоичныйкод 6 (0110) и сигнал признака "тысячи , который коммутирует этот кодна входы регистра 2 в тетраду "тысяч". Во втором такте формируетсядвоичный код числа 7 (0111) и признак"сотен", который коммутирует этот кодв тетраду "сотен" регистра 2. Потретьему такту формируется двоичныйкод числа 8 (1000) и сигнал признакадесяток. Этот код поступает в регистр 2 в тетраду "десятков", Двоичный код "единиц", равный 9 (1001),формируется в регистре 1 по третьемутакту,Формула изобретения Преобразователь двоичного кода в двоично-десятичный, содержащий регистр входного кода, информационные входы которого соединены с выходами сумматора, а выходы подключены к соответз 1448412Чр = Ч А э е ю Чб МТ С 2 " +22 1 21 2 2 (2 +2 )+С 12 ф+2 1 2 (2+2 ф+2 )+ +Д 2 (2 3+22)выход первого (младшего) разрядаМ= ч 1 %2 3% 5 ФЬ 6 1 Т1.2 1222, 2 (2 +2 з) +С 2 +2 с. 2 у (2 +2 з+2 )ь +Д 12 +2 (2 +2)Цгде Т, С, Д - признаки тетрады тысяч, сотен и десятков соответственно; 1 О3.с 2 по 2 - разрядные входы информационного числа.Первый шифратор 9 работает следующим образом.На его управляющие входы с 15 первого по третий поступают сигналы Г1 от блока 4, а на информационные входы с первого по девятый поступают сигналы ь - , с блока 5. При этом при появлении на информационных вхо О дах шифратора 9 единицы, например, в первом разрядеи единицы в первом Разряде Г на управляющих входах на выходе шифратора 9 формируется двоичный код числа тетрады с наличием еди ницы в разрядах 2 з и 2, что соответствует числу 10, Если поступят сигна лы и Е 2то Выходной код числа тетрады будет принимать значение "1"2в разрядах 2 , 2 и 2 , что соответ- ЗО ствует числу 100, Если поступят сигналыи 1, то сформируется число 1000, т.ена выходе будут "1" в разрядах 2 и с 2 по 29.Преобразователь двоичного кода вдвоично-десятичный работает следующим образом.В исходном состоянии в регистр 1 записано с входов 12 преобразуемое число, регистр 2 установлен в исход ное нулевое состояние. Число, записанное в регистр 1, анализируется в блоке 4 управления вычитанием. Если анализируемое число содержит тысячи то появляется сигнал признака "тысяч 45 на выходе 16 блока 4; если число не содержит"тысяч, а содержит "сот - ни , то появляется сигнал признака "сотен" на выходе .17 блока 4, а если оно содержит только десятки, то по О является сигнал признака десяток на выходе 18 блока 4. Одновременно осуществляется анализ разрядов двоичного кода в блоке 5 дешифрации (фиг, 1, фиг. 2), в котором формируется единичный позиционный код тетрады с учетом сигналов признака тетрад, поступающих от блока 4. Этот код поступает на выходы 15 преобразователя1448412 епгг сею ЕР 1 гПРдЛЮгЕ Г.-.;6г ." ";1 г1 у-т: 1 1 1 1И1 ктор Т. Парфенова .1.:-хр:д 1.,",1 дык Ко Заказ 6852/56 ПодписноеНИИПИ Государственного комитета го изсбретениям и открыт113035. 11 осква, й., Раущская наб., д. ч ГКНТ СССР тная ПроизводственнО полигваЬлц е., .ь11 е,иияие 9 г Ужгород е ул е Про ствующим входам блока управле 11.:.я вь; - . читанием и первой группе входов сумматора управляющие вхгпы которот о и управляющие входы комму .Тора по-,: - ключены к ВыхоДам блока у 11,гзг,ле 11 ня вычитанием тактовый и уст а 11" Очнь.,й входы преобразователя созднь е.1 ь 1 соответственно с тактовьм и усточова. -ным входами регистра вход:1 ого кода,блок дешифрации состоящий из узлаФормирования позицнонньгл.,;адов исхемы приоритета в.,оды блок,". д,";.;,грации подключены к соответ:," -.,ВЫХОДаМ РЕГИСтРа ВХОДНОГО КОДаг ЗВыходы подключены к и 11 формац". Онн: 11.";входам первоо и второго г 1 нфра 1:-.розИ ЯВЛЯЮТСЯ ПЕРВЫМИ =- ГОг лг "- г 5 зователя вторые выходы которого соединены с Выходами регистра выходногокода,. входы которого соединены с Выходами коммутатора, выходы первогои Второго шифраторов соединены соответственно с второй группой входовсуь 1 матора и информационными входамикоммутатора, о т л и ч а ю щ и й -с я тем, что, с целью повьппения надежности, блок дешифрации преобразозателя содержит селектор, информациО 1 ,"ь 1 е входы и выходы которого соедиены соответственно с выходами узлаформирования позиционных кодов ивходами схемы приоритета, а управляю тие входы селектора подключены кВьгодам блока управления вычитанием,