Устройство для кодирования циклических кодов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 19) (11 48413 1 13 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ЗОБРЕТЕНИЯ ПИС ЛЬСТВУ(21) (22) (46) 4177899/24-24Об.01.8730.12.88. Бюл.72) А.В.Ушаков и А53) б 81.325 (088.85 б) Авторское свидетельство510782, кл. Н 03 М 13/00.Абдуллаев Д.А.Арипов Ма дискретных сообщений впражнениях. М.: Радио и свя79, рис. 8,3. ИЯ 1( 48(54) УСТРОЙСТВО ДЛЯ КОДИРОВАН ЦИКЛИЧЕСКИХ КОДОВ(57) Изобретение относится к техникеэлектросвязи и может быть использовано для передачи данных, подверженныхвоздействию помех. Целью изобретенияявляется повышение быстродействияустройства. Устройства содержит элементы 1.1-1.г памяти, где г - степеньобразующего полиномз, первые логические блоки 2,1-2(г), второй логический блок 3, триггер 4, элемент НЕ 5,элементы ИЛИ 6 и 7, ключевой элемент8, 2 з.п. ф-лы, 3 ил,Изобретение относится к электросвязи и может быть использовано дляпередачи данных, подверженных воздействию помех.Целью изобретения является повышение быстродействия устройства.На фиг.1 представлена структурнаяэлектрическая схема предлагаемогоустройства; на фиг.2 - схема логического блока первого типа; на фиг.3 -то же, второго типа,Устройство (Фиг.1) содержит элементы 1.1-1г памяти, первые логичес"кие блоки 2.1-2(х), второй логический блок 3, триггер 4, элементы НЕ 5,элементы ИЛИ 6 и 7, ключевой элемент8, выполненный на элементе ИЛИ 9,элементах И 10.1, 10.2. Каждый изпервых логических блоков (Фиг.2), содержит элементы И 11-14. Второй логический блок (фиг.3), содержит элемен"ты И 15-24, элементы ИЛИ 25 и 26.Устройство работает следукщим образом,25Для кодирования циклических кодовс образующими многочленами видаХ + Х + 1 первые логические блокиреализуют Функции возбуждения30ч, - х;х;(О,чц,);7,= Х,Х;(О, О ),второй логический блок реализует Функции возбуждения1(х,х ч Х,Х )Оч (Х,Х чХХ ) (ц,б,ч ц,ц)1 Х;Ч = Г(Х 1 ХЧ Х 1 Х)ц Ч(х,хч Х 1 Х)где 7, и 7, - функции возбуждения, 40соответственно К- иЯ-входов 1-го элемента памяти 9Х Х,. - соответственно, состояние прямого и инверсного выхода х-гоэлемента памяти;ц , ц- соответственно, прямое и инверсное значения информационного 5 Овхода устройства;ц- соответственно значения прямого и инверсного выхода триггера. 55Элементы памяти служат для хранения промежуточных и окончательных результатов деления информации на образующий многочлен. Количество эле ментов памяти, а также логических блоков 2 и 3 равно г - максимальному показ ателю образующего многочлена.Логические блоки 2 и 3 служат для реализации функций возбуждения (1 и 2) выходы блоков возбуждают входы К и Б элементов 1 памяти.Элемент ИЛИ 7 служит для реализации функции выхода(3) хх ч х,х,посредством которой формируются проверочные элементы кодовой комбинации.Элементы НЕ 5 и ИЛИ 6 служат для реализации функции г= (О,чц),которая участвуе; в формировании функции возбужденияВ исходном состоянии первые выходы элементов 1 памяти и выходы блоков 2 и 3 находятся в нулевом состоянии. На первом такте работы устройства на первый вход триггера 4 распределителя с первого выхода распределителя подается импульс, который переводит его в состояние, при котором со второго выхода триггера 4 распределителя на третий вход ключевого элемента 8 и восьмой вход блока 3 подается единичный сигнал, С первого выхода триггера 4 распределителя на второй вход ключевого элемента 8 и седьмой вход блока 3 подается нулевой сигнал,Инверсное значение входного информационного сигнала подается с выхода элемента НЕ 5 на девятый вход блока 3 и второй вход элемента ИЛИ 6, на выходе которого формируется функция (О, ч ц), принимающая участие в формировании функций возбуждения (1) всех г-х элементов 1 памяти. Поэтому выход элемента ИЛИ 6 сое. - динен с пятыми входами всех г-х логических блоков 2,На десятый вход блока 3 и одновременно на четвертый вход ключевого элемента 8 последовательно в течение К тактов подаются информационные сигналы, прохождение которых через ключевой элемент 8 разрешается с второ" го выхода триггера 4 распределителя сигналом, Прохождение проверочных сигналов с выхода элемента ИЛИ 7 запрещается нулевым сигналом с первого выхода распределителя.Так как в исходном состоянии устройства с выходов блоков 2 снимаются нулевые сигналы, на первом такте работы г-ые элементы 1 памяти не изменяют своего состояния.5В занисимости от вида информации, подаваемой с входа устройства кодирования циклических кодов на девятый вход блока 3 первые К тактов, в фор мировании функции возбуждения (2) г-го элемента 1 памяти участвуют все элементы И и ИЛИ блока 3, кроме элементов И 18 и 20, прохождение сигналон через которые запрещено нулевым 15 сигналом с седьмого входа блока 3,В том случае если на вход устройства подан единичный сигнал, то он через элементы И 22 и ИЛИ 26 поступает на второй выход блока 3. Формиро ванне единичных сигналов на выходах остальных элементов И запрещено нулевым сигналом с первого входа блока 3 для элементов И 15-20 и нулевым сигналом с девятого входа блока 3 эле ментов И 23 и 24 и нулевым сигналом с третьего входа блока 3 для элемента И 21, поэтому на первом выходе блока 3 формируется нулевой сигнал. Единичный сигнал с второго выхода 30 блока 3 переводит первый ныход г-го элемента 1 памяти в единичное состояние. На втором такте работы устройства этот единичный сигнал с первого выхода г-го элемента 1 памяти посту 35 пает на третий вход (г)-го блока 2, и котором участвует н формировании функций возбуждения (1) (г)-го элемента 1 памяти. При этом, так как на второй и пятый входы (г)-го блока 40 2 также подаются единичные сигналы, снимаемые со второго (инверсного) выхода (г)-го элемента 1 памяти и выхода элемента ИЛИ 6 соответственно, единичный сигнал через элементы И 13 45 и 11 поступает на второй выход (г)-, го блока 2 и в силу связи между ним и вторым входом (г)-го элемента 1 памяти последний изменяет свое состояние на противоположное: на первом 50 выходе (г)-го элемента 1 памяти появляется единица, В свою очередь благодаря связи между первым выходом (г)-го элемента 1 памяти и первым входом (г)-го блока 2 на следующем такте работы устройства в (г)-м блоке 2 разрешается прохождение сигнала с четвертого входа через элементы И 13 и 11.на его первый выход и одновременно запрещается нулевым сигналом с второго выхода (г)-го элемента 1 памяти на второй вход (г)го блока 2 прохождение сигнала с третьего входа (г-)-го блока 2 черезэлементы И 14 и 12 на его второй выход,В дальнейшем до (К+1)-го такта работа устройства происходит аналогично; на 1-м такте работы сигналы,сформированные на выходах -го и(х+1)-го элементов 1 памяти, участвуют в формировании состояния х-гь элемента 1 памяти на Ц+1)-м такте с помощью функций возбуждения (1) и (2),сформированных в 1.-м блоке на 1-мтакте работы устройства,В том случае, если на первом такте работы устройства не десятый входблока 3 подается нулевой сигнал, тоон не изменяет состояния его выходов,а следовательно, и не возбуждает входы г-го элемента 1 памяти. Поэтомуустройство сохранит свое прежнее, ис"ходное состояние.На (К+1)-м такте работы устройства единичный сигнал с (К+1)-го выхода распределителя подается на второйвход триггера 4 распределителя и пе-,ренодчт его первый вход в единичное,а второй выход - в нуленое состояние.Тем самым разрешается прохождение .сигналов в течение г тактов на выходустройства с элемента ИЛИ 7 и запрещается прохождение сигналов с входаустройства, на который последние гтактов подаются нулевые сигналы.Выходные сигналы на выходе элемента ИЛИ 7 формируются в соответствиис функцией выхода (3). При этомдизъюнкция второго выхода первого эле-.мента 1 памяти и первого выхода второго элемента 1 памяти формируетсяэлементом И 14 . первого логическогоблока 2 и подается на его четвертыйвыход, а дизъюнкция второго выходапервого элемента 1 памяти формируется элементом И 13 первого логического блока 2 и подается на его третийвыход.Логический блок 3 последние г тактов формирует функции возбуждения (2)с помощью элементов И 15, 16, 18 и20 на свой первый выход. Работа элементов И 17, 19, 21-24 запрещена нулевым сигналом с второго выходатриггера 4 распределителя, снимаемымс восьмого входа блока 3 на пятые144841 3 6ется информационным входом устройства, о т л и ч а ю щ е е с я тем,что, с целью повышения быстродействияустройства, в него введены элементыИЛИ, элемент НЕ, тпервых логических блоков и второй логический блок,первые и вторые выходы первых и второго логических блоков соединены спервыми и вторыми входами одноимен -ных элементов памяти первый и второйвыходы 1.-го д = 3, т) элемента памяти соединены соответственно с первыми вторым входами 1.-го логическогоблока и с третьим и четвертым входами(д)-го логического блока первыйи второй выходы первого элемента памяти соединены с первым и вторым входами одноименного первого логического блока и с третьим и четвертым входами второго логического блока, первый и второй выходы второго элементапамяти соединены с первым и вторымвходами одноименного первого логического блока третьим и четвертым входами предыдущего первого логическогоблока и с пятым и шестым входами вто -рого логического блока, третий и четвертый выходы первого логическогоблока соединены с входами первогоэлемента ИЛИ, выход которого соединенс входом ключевого элемента, седьмойи восьмой входы второго логическогоблока подключены к соответствующимвыходам триггера, выход элемента НЕсоединен с девятым входом второго логического блока и с первым входомвторого элемента ИЛИ, второй вход которого подключен к второму выходутриггера, выход - к пятым входам первых логических блоков, десятый входвторого логического блока ивход элемента НЕ объединены и подключены ктретьему входу устройства.2. Устройство по п.1, о т л и -ч а ю щ е е с я тем, что первый логический блок содержит элементы И,входы первого и второго элементов Иявляются соответственно первым, четвертым, вторым и третьим входами первого логического блока, выходы первого и второго элементов И подключенык первым входам третьего и четвертого элементов И и соответственно являвходы этих элементов. Поэтому в течение последних т тактов единичный сигнал может сформироваться только на первом выходе блока 3, со второго его выхода будет сниматься нулевой сигнал. Однако первый выход блока 3 соединен с первым входом г-го элемента 1 памяти, а это означает что на первом выходе г-го элемента 1 памяти появляется нулевой сигнал, значение которого последние г тактов не меняется, потому что оно может изменяться только в случае появления единичного сигнала на втором входе этого элемента 1 памяти.Таким образом информация циклически с первого выход х-го элемента переписывается на выход х-го элемента памяти, первые два из которых участвуют в формировании проверочных элементов кодовой комбинации, получаемой на выходе элемента ИЛИ 7. К (К+г)-му такту с выхода устройства кодирования циклических кодов выйдет последний проверочный элемент, а само устройство установится в исходное состояние, при котором первые выходы всех элементов 1 памяти установятся в нулевое состояние. Благодаря структуре связей между блоками 2 и 3 и элементами 1 памяти К информационных символов оказываются разделенными на образующий многочлен, При делении эффект сдвига получается не за счет специальной операции сдвига в злемен-З 5 тах 1 памяти, а за счет структуры связей между блоками 2 и 3 и элементами 1 памяти, а также за счет внутренних связей самих логическихбло 40 ков 2 и 3. При этом не требуется затрат времени на сдвиг, а элементы 1 памяти работают как автомат,или чем и объясняется повышение быстродействия устройства кодирования циклических45 кодов. 1. Устройство для кодирования циклических кодов, содержащее т элементов памяти, где г - степень образующего полинома, триггер, первый и второй входы которого являются тактовыми входами устройства, первый и второй выходы соединены с объединенными 55 входами ключевого элемента, выход которого является выходом устройства, третий вход ключевого элемента являФФормула изобретения ются третьим и четвертым выходами первого логического блока, вторые входы третьего и четвертого элементов И объединены и являются пятым входом, выходы - соответственно пер 448413вым и вторым выходами первого логического блока.3. Устройство по и.1, о т л и - ч а ю щ е е с я тем, что второй лоч5 гическии блок содержит две группы элементов И и элементы ИЛИ, выходы элементов И первой и второй групп соединены с одноименными входами соответственно первого и второго эле ментов ИЛИ, выходы которых являются выходами второго логического блока, первые входы элементов И первой группы объединены и являются первым входом второго логического блока, первые 15 входы элементов И второй группы объединены и являются вторым входом второго логического блока, вторые входы первого, пятого шестого элементов И первой группы н первого и четвертого 20 элементов И второй группы, второго, третьего, четвертого элементов И первой группы и второго и третьего элементов И второй группы объединены и являются соответственно третьим и 25 четвертым входами второго логического блока, третьи входы первого, третьего и четвертого элементов И первой группы и первого, третьего элементов И второй группы, второго, пятого, шестого элементов И первойгруппы и второго, четвертого элементов И второй группы объединены и являются соответственно пятым и шестымвходами второго логического блока,четвертые входы четвертого и шестогоэлементов И первой группы объединеныи являются седьмым входом второго логического блока, четвертые входы третьего и пятого элементов И первойгруппы и всех элементов И второйгруппы объединены и являются восьмымвходом второго логического блока,четвертые входы первого, второго элементов И и пятые входы четвертого и шестого элементов И первой группы и третьего и четвертого элементов И второй группы, третьего, пятого элементов И первок группы и первого, второго элементов И второй группы объединены и являются соответственно девятым и десятым входами второго логического блока.14484 3 8 Э 4 У 6 7 8 У оставитель С.Б ехред М.Дидык евич рректор И.Муск едактор Т роизводственно-нолиграфическое предприятие, г. Ужгород, ул ектна Заказ 6852/56 Тираж 929 ПодписноеВБЯИПИ Государственного комитета па изобретениям и открытиям при ГКНТ ССС113035, Москва, Ж, Раушская наб., д, 4/5