Запоминающее устройство

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспубликК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(23) Приоритет -С 11 С 15/00 Государственный комитет СССР по делам изобретений и открытий(54) ЗАПОМИНАОЦЕЕ УСТРОЙСТВО Изобретение относится к запоминаю- щим устройствам и может быть использовано в многопроцессорных и многоканальных системах переработки информации и управления с общей памятью.5Известно запоминающее устройство, содержащее коммутатор, блок управления коммутатором и секционированную память (1 .10Недостатксм этого устройства является его сложность.Наиболее близким техническим решением к изобретению является запоминающее устройство, содержащее адресный регистр, связанный с декоррелятором, 15 выходы которого соединены со входами модулей паМяти, информационный ре-гистр, связанный с другими входами мо улей памяти, и выходные сумматоры, вх ды которых, соединены с модулями 20 па яти, а выходы через пороговые элементы соединены с выходным регистром 1 2) .Недостатком этого устройства является то, что оно не позволяет производить одновременную запись по нескольким каналам, что снихает его быстродействие.Целью изобретения является повышение быстродействия устройства. Поставленная цель достигается тем, что в запоминающее устройство, содержащее канал обращения к памяти, состоящий из адресного регистра, выходы которого подключены к входам декоррелятора и информационного регистра, первую группу сумматоров по модулю два, пороговые элементы, выходной регистр и блоки памяти, каждый из которых состоит из многоуровневого элемента памяти, выход которого соединен с первым входом первого умно- жителя, первого сумматора по модулю два и второго умножителя, первый вход которого подключен к выходу первого сумматора по модулю два, а второй вход - к соответствующему выходу декоррелятора, причем входы первых сумматоров по модулю два соединены с выходами информационного регистра, входы и выходы сумматоров по модулю два первой группы подключены соответственно. к выходам первых умножителей и к входам пороговых элементов, выходы которых соединены с входами выходного регистра, введены дополнительные каналы обращения к памяти, а каждый блок памяти содержит группу умножителей, вторую группу сумматоров по модулю два, выходы которыхформула изобретения Запоминающее устройство, содержащее канал обращения к памяти, состоящий из адресного регистра, выходы которого подключены к входам декоррелятора и информационного регистра, первую группу сумматоров по модулю дна, пороговые элементы, выходной регистр и блоки памяти, каждый из которых состоит из многоуровневого элемента памяти, выход которого соединен с первым входом первого умно- жителя, первого сумматора йо модулю два и второго умножителя, первый вход которого подключен к выходу первого сумматора по модулю два, а второй вход - к соответствующему выходу декоррелятора, причем входы первых сумматоров по модулю два соединены с выходами информационного регистра, входы и выходы сумматоров по модулю два первой группы подключены еоответственно к выходам первых умножителей и к входам пороговых" элементов, выходы которых соединены с входами выходного регистра, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены дополнительные каналы обращения к памяти, а каждый блок памяти содержит группу умножителей, вторую группу сумматоров по модулю два, выходы которых подключены к первым входам умножителей группы, второй и третий сумматоры по модулю два, входы которых соединены соответственно с вторыми входами второго умножителя и с выходами умножителей группы, причем выходы второго и третьего сумматоров по модулю два подключены соответственно к второму входу первого умножителя и к входу многоуровневого элемента памяти, входы каждого сумматора по модулю два второй группы и нторой вход кажУстройство работает следующим образом. 45При записи на все регистры 1 -1 подаются адресные коды (или кодйпризнаки). На выходах декорреляторов 2 л -2 д формируются псевдослучайные ключевые функции, Информационные коды подаются на регистры 5 л - 5. Ин. формационные сигналы с выходов регистров 5-5 сумчируются сумчаторами бл-б и сумматорами 15 л, результаты суммирования после умножения вножителях 7 и 14 л - 14на ключе 55е сигналы, поступающие с выходов декорреляторон 2 л - 2, сумчируются сумматорами 8 л - 8 щ и, запоминаются в элементах памяти 9 А - 9 щ. При считывании подается адресный код на один 60 из регистров 1 -1 я. Сигналы с выходаэлементов памяти 9 л -9 улножаются в умножителях 10 -10 д на ключевые сигналы, поступающие от декоррелято-, ра 2 через сумматоры 4 л - 4 и. Резульподключены к первым входам умножителей группы, второй и третий сумчаторы по модулю два, входы которых соединены соответственно с вторыми вхо,дами второго умножителя и с выходамиумножителей группы, причем выходы 5второго и третьего сумматоров по модулю два подключены соответственнок второму входу первого умножителя и к входу многоуровневого элемента памяти, входы каждого сумматора по модулю два второй группы ивторой вход каждого умножителя группы соединены соответственно с выходачи информационного регистра и с соответствующим выходом декоррелятора15одноименного дополнительного кана-ла обращения к памяти.На чертеже изображена функциональная схема предложенного запоминающего устройстна. 20Устройство содержит адресные регистры 1 -1 (где п - число каналов обращения к пачяти), декорреляторы 2 Л - 2,блоки ЗЛ - Зщпамяти (гдеп - число блоков памяти первыесумматоры 4-4 ,по модулю дна, информационные регистры 5 л, вторые сумматоры б-бщ по модулю два,группы умножителей 7,- 7 и, 7 л и,7 - 7 (где 1 - номер канала обраа вищения к памяти, а 3 - номер выходадекоррелятора, причем 2 1 иа 2. 1и ) , тРетьи сУмматоРы 8 л -8по модулю дна, многоуровневые элементы памяти 9 л - 9,.первые умножители 10 А - 10 щ, первую группу сумматоров 11 - 11по модулю два (гдеК - число разрядов входного и выходного регистров) , пороговые элементы 12 - 12 к, выходной регистр 13, вто.рые умножителя 14 - 14 =14 и вторые 40егруппы сумматоров 15- 15, 15 - 15 ,15 и ипо модулю два,таты перемножения суммируются сумматорами 11 - 11 ки после преобразования в порогоных элементах 12 л -12 попадают на реГистр 13, в котором формируется считанный код.Таким образом, предлагаемое запоминающее устройстно осуществляет одновременную запись по нескольким каналам в одну и ту же область памяти, При этом отпадает необходимость распределения памяти, обработки таблиц распределения памяти, использования коммутатора и формирования сигналов управления комчутатором, за счет чего повышается быстродейстние устройства.Технико-экономическое преимущество предложенного запоминающего устройства заключается в его более ысоком быстродействии по сравнению , известным.97 2593 составитель Т.ЗайцеваТехред Т.Маточка ектор М Демчик уньк едак Тираж 622 Подпосударственного комитета СССРам изобретений и открытийМосква, Ж, Раушская наб.,о ак 4 С Филиал ППП "Патент", г. Ужгород, ул. Проектн дого умножителя группы соединены соответственно с выходами инФормационного регистра и с соответствукщим выходом декоррелятора одноименного до- полнительного каналаобращения к памяти.Источники инФормации, 5 принятые во вникание при экспертизе/45 ВНИИПИ Г по дел 113035, 1. Мультипроцессорные вычислитель ные системы. Под ред. Я.Л.Хетагурова, М.,фЭнергияф, 1971, рис.2-6. 2. Авторское свидетельство СССР9 491999,кл. С 11 С 15 СОО, 1974