Ячейка памяти

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СаветскихСоциалистическихРеспублик(22) Заявлено 09.02.81 (21) 3294501/18-24,с присоединением заявки Йо -(23) ПриоритетОпубликовано 071182. Бюллетень Ко 41Дата опубликования описания 07.11.82 51) М. Кй.з С 11 С 11/40 Государственный комитет СССР но делам изобретений и открытий(71) Заявитель 54) ЯЧЕЙ 1 Ю ПМ 1 ЯТИ Изобретение относится к вычисли- тельной технике и может быть использовано для построения полупроводни. - ковых оперативных запоминающих уст-., ройств с мальм потреблением мощности в режиме хранения и записи информации и повышенным быстродействием при записи информации. Известны запоминающие элементы, выполненные на МОП-.транзисторах, содержащие триггер и два элемента, состоящих каждый из проходного транзистора, управляемого по затвору. Парафазные один относительно другого сигналы записи подаются на стоки проходных транзисторов, выполняющих роль ключей в элементах записи. Такие запоминающие элементы могут быть использованы в полупроводниковых запоминающих устройствах при двухкоординатной записи информации 1 1.Такие схемы имеют относительно вы" сокое быстродействие, но управление по стоку требует значительной мощности потребления по шинам записи при записи информации, что вызывает,трудности при организации больших массивов памяти из-за необходимости мощных каскадов управления. Наиболее близким техническим решением к изобретению является ячейкапамяти, выполненная на МОП-транзисторах, содержащая триггер с перекрестными связки, два элемента записи,соединенные с плечами триггера и выполненные каждый на двух ключах. Каждый ключ выполнен на одном транзисторе с управлением по затвору. Оба элемента записи ячейки выполнены симметрично относительно входов триггера.При записи информации входными сигналами открывается одновременно одиниз ключей в каждом элементе записи идополнительно, в зависимости от входных сигналов открывается второй ключлибо в первом элементе записи, либово втором . Через два последовательновключенных ключа записывается логический нуль либо в левое, либо в правое плечо триггера Г 2Указанная ячейка памяти с двумяпоследовательными ключами в элементахзаписи имеет недостаточно высокое 25 быстродействие, а также требует повышенного напряжения управления ключей.Это объясняется следующими причинами.При подаче сигналов "Разрешение записи", один иэ транзисторов, выпол няющих роль ключа в элементе записи, 972592, открывается и напряжение на его истоке начинает возрастать, что уменьшает результирующее напряжение эатвористок и, следовательно, увеличивает проходное сопротивление данного ключа. Для того, чтобы сопротивление клю.5 ча мало изменялось, необходимо йодаать повышенное напряжение на заторы транзисторов. Кроме того, в данной схеме в каждом цикле записи вклю.чается только один иэ элементов за О писи и, следовательно, через него перезаряжаются паразитные емкости только одного плеча триггера, а паразитные емкости другого плеча триг" гера переэаряжаются через высокое сопротивление .нагрузочного транзистора триггера. Это в свою очередь снижает быстродействие ячейки памяти при записи,.Целью изобретения является повышение быстродействия при записи информации при малой потребляемой мощности.Поставленная цель достигается тем, что ячейка памяти, выполненная на МОП-транзисторах, содержащая триггер с перекрестными связями и элементы записи, состоящие каждый из двух ключей и подключенные к плечам триггера, дополнительно содержит инвертор и третьи ключи в каждом элемен те записи, при этом первый ключ каждо го элемента записи выполнен на первом и втором транзисторах с противоположными типами проводимости, объеди. ненных стоками и истоками и подклю ченных к плечу триггера, второй ключ выполнен на и-канальном третьем транзисторе, а третий - на р-канальном четвертом .транзисторе, соединен стоком с общей точкой первого и вто р рого ключа, а стоком с источником питания положительной полярности, выход инвертора,соединен с затворами р-канальных транзисторов первых ключей каждого элемента записи, а 45 вход является одним из входов ячейки памяти.На чертеже изображена схема предложенной ячейки памяти.Ячейка памяти содержит триггер 1, две пары последовательно соединен О ных ключей 2 и 4, инвертора 4, ключи 5 и 6. Первый ключ каждой пары выполнен на двух транзисторах 7, Ц и 7, 8, а второй - на транзисторе 9,9,третий и четвертый ключи55 фполнейы на транзисторах 10 и .11. Триггер 1 ячейки памяти выполнен на транзисторах 12-15, инвертор 4 выполнен на транзисторах 16 и 17, транзисторы 7, 10, 7, 1112 13 60 16 - с р-каналом, транзисторы 8 9., 8, 9, 14, 15, 17 - с и-каналом.Запоминающая ячейка работает следующим образом. 65 Если на входах 18 и 19 транзисторов 16 и 17 напряжение логической единицы положительной полярностиа на входе 20 напряжение логического нуля, то открываются транзисторы 8 и 10 и напряжениемлогического нуля с инвертора 4 открывается транзистор 71, транзисторы 9 и 11 закрыты. Благодаря выполнению в качестве ключа транзистора 10 с р-каналом и питанием его по истоку обеспечивается низкое сопротивление ключа, а также напряжение на его стоке нарастает во время переходного процесса практически, до величины ФЕи, что уМеньшает сопротивление ключа на двух транзисторах 71 и 8 . Во время пере- ходного процесса при напряжении в точке 21 ниже порогового напряжения транзистора 7, сопротивление его ка-. нала высокое, но сопротивление канала транзистора низкое, при напряжении в точке 21 выше порогового напряжения транзистора 7 сопротивление его канала уменьшается, а сопротивление канала транзистора 81 увеличивается. Такое включение обеспечивает низкое сопротивление ключа при низких и высоких уровнях напряжения в точке 21. Указанное включение двух последовательных ключей на транзисторах 10, 7 и 8 обеспечивает низкое сопротивление этих ключей в течение всего переходного процесса при низком питающем напряжении +Еи низких напряжениях управления на затворах. то обеспечивает высокое быстродействие при незначительном потреблении мощности как по цепям управления, так и по цепи питания.При указанных напряжениях на входах 18"20 открывается также ключ на транзисторах 7 и 8, который работает аналогично ключу на транзисторах 7 и 8 и открывается ключ на транзисторе 9 сопротивление которого также остается достаточно низким, в течение всего .переходного процесса благодаря выполнению его на транзисторе с и-каналом и питанием его по стоку. Таким образом, сопротивление ключей на транзисторах 7, 8 и 9 также остается низким в течение всего переходного процесса, обеспечивая высокое быстродействие при записи. В описанном случае в левое плечо триггера 1 записывается логическая единица, а в правое плечо триггера - логический нуль.Если на входах ячейки 19 и 20 напряжение логической единицы положительной полярности, а на входе 18 напряжение логического нуля, то открываются ключи на транзисторах 7 8, 978, 11 и закрываются ключи на транзисторах 10 и 9., Элементы эа". писк выполнены симметрично относительно входов триггера, поэтомуработа схемы аналогична описанной с той лишь разницей, что логический нуль записывается в левое плечо триггера, а логическая единица - в правое плечо триггера.Использование предлагаемых элементов записи отличает ячейку памяти от известной, так как увеличивается быстродействие при записи, принизкой потребляемой мощности по цепи управления и питания. В результате увеличивается быстродействие ,обработки информации в вычислительных машинах.Время записи известных ячеек. памяти на ИОП-транзисторах с двумя ключами в элементе записи составляет 80-100 нс, в то время как время записи предлагаемой ячейки памяти - 40-50 нс. Если принять, что полный цикл работы блока памяти состоит из времени записи и времени опроса, то выигрыш в машиннсм времени составит примерно 25 от все го времени работы с памятью.формула изобретенияЯчейка памяти, содержащая триггер с перекрестньии связями и две пары последовательно соединенных 1 ключей, отличающаясятем, что, с целью повышения быстродействия ячейки памяти, в нее введены инвертор и третьи ключи, причемпервый ключ каждой пары выполнен напервом и втором транзисторах с противоположными типами проводимости,второй .ключ каждой пары выполненна и-канальнсм третьем транзисторе, а третий - на р-канальном четко вертом транзисторе, стоки первогои второго транзисторов каждой парыобъединены и подключенык соответствующему плечу триггера, сток каждоготретьего транзистора соединен со15 стоком соответствующих четвертоготранзистора и объединенными стоками первого и второго транзисторов,затворы третьего и четвертого транзисторов объединены и являются од 2 О ними из входов ячейки памяти, выходинвертора соединен с затвором первого транзистора, а вход - с затвором второго транзистора и является другим входом ячейки.25Источники инФормации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 342222, кл, С 11 С 11/40, 1970.2. Авторское свидетельство СССРВ 330490, кл. С 11 С 11/40, 1970972592 Составитель Л.Амусьектор Н.Гунько, Техред А.Ачти Ф Демчик; орректо Лодпнсно Филиал ППП фПатент", г. Ужгород, ул. ктная, 4 акаэ 8526/45 фХ ВНИИНИ Государст по делам иэобр 113035, Иосква, раж б 22енного комитета СССРтений и открытий