Контроллер памяти команд

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 0161744 РЕТЕНИЯс ЛЬСТВ ОСУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМРИ ГКНТ СССР ОПИСАНИЕ К АВТОРСКОМУ С(46) 30 12.90. Бюл. У 48 (71) Московский институт электронной техники(56) Авторское свидетельство СССР 1 Ф 1129613, кл. С 06 Р 9/36, 1983.Авторское свидетельство СССР1206781, кл. С 06 Р 8/22, 1984. (54) КОНТРОЛЛЕР ПАМЯТИ КОМАНД 1,57) Устройство относится к вычислительной технике и может быть использовано в вьсокопроизводительных процессорах, Цель изобретения - по(51) 5 С 06 Р 9/34, 9/2 вышение быстродействия, Контроллерпамяти команд состоит иэ блока памя ти 1, регистра данных 2, регистраадреса 3, ариАметико-логическогоблока 4, регистра 5, мультиплексораб, а также блока управления, содержащего сдвиговый регистр 7, программируемую логическую матрицу 8, тригогера 9 и 10, элемент задержки 11.Повынение быстродействия достигается за счет того, что в контроллерепроцессы считывания команды, выдачипредыдущей команды, подготовка адресследующей команды происходит параллельно, таким образом цикл работыконтроллера приближается к временивыборки из памяти, 1 з.п.ф-лы, 3 ил.10 15 20 25 30 35 40 50 55 Изобретение относится к вычислительной технике, а именно к устройствам программного управления, и может быть использовано в ЭВМ в качестве контроллера памяти команд.функциями контроллера памяти команд в процессоре являются выборка команды, часть декодирования, изменение содержимого расположенного в кбнтроллере памяти программного счетчика и некоторые другие.Цель изобретения - повьппение быстродействия.На фиг.1 приведена функциональная схема контроллера; на фиг.2 и 3 - временные диаграммы его работы.Контроллер памяти команд состоит из блока 1 памяти команд (М), регистра 2 данных (РЛ), регистра 3 адреса (РА), арифметико-логического блока (АЛБ) 4, регистра (РГ) 5, мультиплексора (МБ) 6, а также блока управления, содержащего сдвиговый ре. гистр (РС) 7. программируемую логическую матрицу (ПЛМ) 8, триггеры 9 и 10 н элемент 11 задержки. Входами устройства являются шины начальной загрузки, пуска, синхронизации (С), многоразрядная шина признаков, которые подаются на блок управления, а также шина адреса, соединенная с четвертыми входами мультиплексора 6, Выходами контроллера являются многоразрядные шины команды, программного счетчика и синхронизации, подключенные к выходам регистра данных 2, регистра адреса 3, блока управления .соответственно. Выходы блока управления соединены с управляющими входами АЛБ 4, регистра 2 данных, регистра 3 адреса, регистра 5 и адресными входами мультиплексора б. Все выходы блока управления являются различными выходами ПЛМ 8, при этом сигнал на регистр 2 данных проходит в блоке управления с выхода ПЛМ 8 через эле-мент 11 задержки. Выходы мультиплексора 6 соединены с входами регистра 3 адреса, выходы которого соединены с первыми входами АЛБ 4 и с адресными входами блока 1 памяти. Выходы блока 1 памяти соединены с входами регистра 2 данных, выходы которого разделены на поля кода операции, перехода и команды, подключенные соответственно к входам ПЛМ 8 в блоке управления, вторым входам АЛБ 4, первым входам мультиплексора 6 и выходам команды устройства. Выходы АЛБ 4 соединены с входами регистра 5 и вторыми входами мультиплексора 6, третьи входы которого соединены с вьп.одами регистра 5. В блоке управле" ния сигнал синхронизации подается на тактовый вход сдвигового регистра 7, сигнал пуска - на входы сброса триггеров 9 и 10 и на вход ПЛМ 8, на другие входы ПЛМ 8 поступают сигналы с выходов триггеров 9 и 10, сигнал напальной загрузки, а также сигналывыходов сдвигового регистра 7 и шины признаков. В блоке управления различные выходы ПЛМ 8 соединены с входом сброса сдвигового регистра 7, так. товымн входами триггеров 9 и 10, информационные входы сдвигового регистра 7 и триггера 9 подключены к уровню "1".Устройство работает следующим образом.Начальный адрес выполняемой программы подается йа шину "Адрес" и записывается в регистр адреса 3 сигналом "Начальная загрузка", поступающим на вход ПЛМ 8, при этом обеспечивается наличие на адресном входе муль"ф типлексора 6 адреса, соответствующего шине "Адрес". При подаче на устройство статического сигнала "Пуск" на рыходе ПЛМ 8, поступающем на вход сброса сдвигового регистра 7 появляется разрешающий уровень и сдвиговый регистр 7 начинает выдавать пе" риодпческую псследовательность сигналов (фиг,2,3, сигналы РС 1-.РС 4). Период этой последовательности определяется временем считывания из блока 1 памяти, Периодический сброс сдвигового регистра осуществляется от одного из его разрядов, определяемого сигналами на входе ПЛМ 8, например, кодом операции, таким образом период сигналов сдвигового регистра может быть переменным, что позволяет менять темп выдачи команд на внешнее устройство. На фиг,2, 3 испсльзованы обозначения:С.РА - сигнал записи в регистр 3 адреса; РА - выходы регистра адреса 3; М - выходы блока памяти 1; С.РД - сигнал за-писи в регистр 2 данных; РД - выходы регистра 2 данных; МК,АЛБ - микро- команда АЛБ 4; ТГ 1 - выход триггера 9; ТГ 2 - выход триггера 10; МЯ - выходы мультиплексора 6; Т,А-Д - время выборки из блока 1 памяти от5 16 момента попачи адреса до появления данных; Т.РА - время срабатывания регистра 3 адреса; Т.РД - время срабатывания регистра 2 данных; Т.3 время распространения сигнала через элемент 11 задержки; Т.АЛБ - время срабатывания АЛУ 4; Т.МЯ - время срабатывания мультиплексора 6 от адресных входов до информационных выходов; Т.РС - время срабатывания сдвигового регистра 7, Т. ППМ - время распространения сигнала через ПЛИ 8.Все управляющие сигналы в устройстве образуются в ПЛИ 8 как комбинация входных сигналов, сигналы с выходов сдвигового регистра 7 используются для стробирования внутри ПЛМ 8 конъюнкций прямых или инверсных значений всех или части входных сигналов (на фиг.2,3 сдвиг влево на Т.ПЛМ сигналов С,РГ 1-РГ 4 относительно остальных сигналов не показан).Пусть счет циклов сдвигового ре-, гистра 7 и команд начинается с нуля. Во время нулевого цикла, заканчивающегося выдачей нулевой команды, происходит инициализация конвейера, Отличие выполнения этого цикла от остальных заключается в том, что адрес следующей команды выбирается из регистра 5, что обеспечивается сигналом с выхода триггера 9,который предварительно сброшен сигналом "Пуск" и взводится по окончании нулевого цикла сдвигов то регистра 7, На фиг.2 рассмотрен нулевой цикл сдвигового регистра, на фиг.3 - первый. Во время выполнения любого цикла АЛБ 4 выполняет сначала операцию сложения кода на входе, соединенном с выходом регистра 3 адреса, с единицей, затем сигналом со сдвигового регистра 7 (пропущенным через ПЛМ 8 для достижения синфазности) происходит переключение микрокоманды АЛБ 4 на сложение данных на его входах. Фиксация увеличенного на единицу значения адреса происходит в регистре 5 по фронту сигнала МК,АЛБ При выполнении первого цикла происходит следующее: на выходе устройства присутствует команда О, происходит выборка из блока 1 памяти команды, при этом "Адрес 1" есть увеличенный на единицу "Адрес 0" последовательно вычисляются в АЛБ 4"Адрес 1+1", "Адрес 1 + смещение,где код смещения содержится в полекоманд переходов, увелйченное на единиц; значение адреса фиксируется врегистре 5, Сигналы, образующие полекода операции,в команде, содержащейся в РД 2, поступают на входыПЛМ 8, дешифрируются за время Т.ПЛМ,после чего на выходах ПЛМ появляютсясигналы, переключающие мультиплексор6. При этом, если код операции соответствует условному переходу, происходит также дешифрация внешнихпрЗзнаков "Условие" (например, выходов регистра состояния центральногопроцессора). Возможны переходы на коианду со следующим адресом на адрес,передаваемый по внешней шине "Адрес",на команду, смещенную относительно сссодержимого регистра адреса 3 (программного счетчика) или на адрес, заданный в команде. Если переход выполняемый, то из ПЛМ 8 на мультиплексор6 выдается адрес канала, в которомустановлен адрес перехода, запрещается выдача сигнала С.РД, предварительно выбранная команда М 1 оказывается ненужной и теряется, сигналомС.РА в регистре адреса 3 устанавливается адрес перехода, по тому жеФронту сигналом из ПЛМ 8 взводитсятряс гер 10. Последнее обеспечиваетзавершение операции перехода в следующем цикле, а именно: на мул. типлексор выдается адрес канала С, ккоторому подключен регистр 5, такимобразом из памяти псле команды, накоторую совершается переход, начнетпредварительно выбираться следующаяпо порядку команда; разрешается прохождение сигнала С.РД, записывающего команду, на которую совершен переход в РД 2, по фронту сбрасываетсятриггер 10, сигналом С.РА устанавливается новый адрес. При последовательном выполнении расположенныходна за другой команд процессы выборки команды из памяти и подготовкиследующего адреса в устройстве происходят параллельно, темп выдачитаких команд Т.К приближается к времени выборки.из памяти Т.А-Д: еслиТ.РА (Т,А-Д, что выполняется, например, при использовании широко распространенных регистра серии 530 ипамяти серии 537, то защелкиваниесчитанной команды спедует произво-.дить по тому же фронту управляющегосигнала, что и смену содержимого регистра 3 адреса, однако время Т.РАможет не входить в Т.К, тогда сигнал С.РА выдается до смены инфор 5мации на выходе блока 1 памяти, точная установка сигнала С.РД, эащелкивающего команду в регистр 2 данных,осуществляется элементом 11 задержки,11 ри этом следует учитывать технологический разброс Т.А-Д, влияние нанего температуры окружающей среды,напряжения питания, емкости нагрузки и т.п, Как видно из фиг.3. необходимым условием реализуемости цикла такой длительности являются неравенства:Т.А в ,Д 2 Т АЛБ+Т;МЯ;Т.А - Д) Т.ПЛМ+Ту МЯ,Формула из о брет ения 50 1. Контроллер памяти команд, содержащий блок памяти команд, регистр данных, регистр адреса, арифметикологический блок, регистр, мульти .плексор и блок управления, причем выходы регистра адреса соединены с адресными входами блока памяти команд, выходы которого соединены с информационными входами регистра 55 что выполняется дпя распространенных 20микросхем ТТЛ-серий и основных видов памяти. При операции переходапредварительная подготовка команды,адрес которой содержится в командеперехода, невозможна, поэтому привыполняемом переходе действия совершаются последовательно: выборка команды - дешифрация - подготовка адреса - считывание следующей комайды,и выполняются в устройстве за двацикла Т,К.В рассмотренном примере триггер 9представляет собой В-триггер со сбросом, а триггер 10 - Т-триггер сосбросом, сдвиговый регистр 7 имеет 35синхровход, вход последовательноговвода информации и вход сброса,регистры 2, 3 и 5 имеют параллельныеинформационные входы и управляющийвход, срабатывание этих регистровпроисходит по фронту сигнала на управляющем входе. Мультиплексор 6 асинх ронно коммутирует на выход сигналыс одного из четырех входов А, В, С,Р в зависимости от кода на адрес 45ных входах. данных, выход первой группы разрядов которого соединен с входом кода операции блока управления, выход второй группы разрядов регистра данных соединен с первым информационным входом мультиплексора, выход третьей группы разрядов регистра данных является выходом команды контроллера памяти команд, выход арифметико-логического блока соединен с информационным входом регистра, тактовый вход, вход начальной загрузки и вход пуска контроллера памяти команд соединены соответственно с тактовым, начальной загрузки и пуска входами блока управ - ления, первый, второй и третий выходы которого соединены соответственно с входами записи регистра, регистра адреса, регистра данных, четвертый выход блока управления соединен с первым адреснымвходом мультиплексора, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия, выход регистра адреса соединен с первым входом операнда арифметикологического блока и является выходом адреса контроллера памяти команд, выход второй группы разрядов регистра данных соединен с вторым входом опе - ранда арифметико-логического блока, выход которого соединен с вторым информационным входом мультиплексора, с третьим информационным входом которого соединен выход регистра, вход адреса контроллера памяти команд соединен с четвертым информационным входом мультиплексора, выход которого соединен с информационным входом регистра адреса, вход признаков контроллера . памяти команд соединен с входом признаков блока управления, пятый выход которого является выходом синхронизации контроллера памяти команд, шестой выход блока управления соединен с входом кода операнда арифметикологического блока, седьмой выход блока управления соединен с вторым адресным входом мультиплексора, вход синхронизации контроллера соединен с входом синхронизации блока управления.2. Контроллер по п.1, о т л и - ч а ю щ и й с я тем, что, блок управления содержит программируемую логическую матрицу, сдвиговый регистр, первый и второй триггеры и элемент задержки, причем вход синхронизации блока соединен с входом синх 9 161 ронизации сдвигового регистра, информационный вход которого подключен к шине логической единицы, выход сдвигового регистра соединен с первым входом программируемой логической матрицы, информационный вход первого триггера подключен к шине логической единицы, вход пуска блока соединен с входами сброса первого и второго триггеров и вторым входом программируемой логической матрицы, выход первого триггера соединен с третьим входом программируемой логической матрицы, четвертый вход которой соединен с выходом второго триггера, пятый вход программируемои логической матрицы соединен с входом начальной загрузки блока, шестой вход прог 744 О0раммируемой логической матрицы соединен с входом признаков блока, седьмойвход программируемой логической матрицы соединен с входом кода операцииблока, первый, второй и с четвертогопо седьмой выходы программируемойлогической матрицы соединены с одно -именными выходами блока, восьмой идевятый выходы программируемой логической матрицы соединены соответст-.венно с тактовым входом первого триггера и с тактовым входом второготриггера, третий выход программируе моц логическои матрицы соединен свходом элемента задержки, выход которого соединен с третьим выходом блока управления,Заказ 4119ВНИИПИ Госуда Тираж 575 Подписноевенного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб., д. 4/5