Динамическая ячейка памяти

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскикСоциалистическихРеспублик пи 720512 61) Дополнительное к авт. свид-в(21) 198889618 611 С 2 Государствеииый комитет 3) Приоритет -Опубликовано 05 Дата опубликова 53) УДК 681.327 .б 6 (088,8) 3.80. Бюллетень9я описания5.03.80 по делам изооретеиии ыти 2) Авторы изобретения М. Голованевский, С. А. Коган, Л. И. Тильман и А. С. Шпитальни Проектно-конструкторский инс 71 Заявител онвеиеростроени ИЧЕС КАЯ ЯЧЕЙКА Г)АМЯТ 54) зоб автоможет ленияв ного ение относится к област ычислительной техники зовано в устройствах упр и, в установках непре матики и в ибыть исполь авв частност рьтранспорта.Известна динамическая ячейка памяти,содержащая запоминающие элементы, которые взаимно считывают и подготавливаютдруг друга тактовыми импульсами 11 - 1, 111.В этой ячейке памяти сигнал помехи не усиливается многократно,Недостатком данной ячейки памяти является то, что она генерирует импульсыкак во включенном, так и в выключенномсостоянии. Поэтому состояние запоминанияопределяется по такту временного сигнала,что не всегда приемлимо.Наиболее близкой к изобретению по технической сущности является динамическаяячейка памяти, выполненная на ферриттранзисторных модулях и состоящая из элемента запрета и элемента задержки 12),Сигнал включения подается в такте 11на вход подготовки модуля задержки, сигналвыключения - на вход гашения элементазапрета. Элемент запрета считывается тактовым сигналом 1, а модуль задержки - сигналом 1 . Ячейка памяти имеет амплитудный выходной сигнал. При сигнале выключения он равен нулю, а при сигнале включения - выходной сигнал в виде серии импульсов может быть снят с элемента запрета или модуля задержки. Элемент запрета и модуль задержки взаимно подготавливают друг друга. При попадании на элементы сигнала помехи, достаточной для перемагничивания этого элемента по частичной петле гистерезиса, сигнал помехи будет многократно усилен, передаваясь от элемента к элементу по кругу. Поэтому, схема прототипа обладает низкой помехоустойчивостью, что является ее существенным недостатком.15 Целью изобретения является повышениепомехоустойчивости ячейки памяти.Г 1 оставленная цель достигается тем, чтов динамической ячейке памяти, содержащей запоминающие элементы, выход первого из которых соединен с первым выходом ячейки памяти и с первым входом считывания второго запоминающего элемента, выход которого соединен с первым входом считывания первого запоминающего элемента, вто) г 1 ие,ч е к5035, МмкваФилиал и ц ц и);,Региегии веиииги кегииРетеии):55) Ри)еккиг, Ужгорои еиг,5Однако величина выходного сигнала помехи элемента 1 будет недостаточна, чтобы полностью считать элемент 2 и он останется практически в состоянии 1. С выхода элемента 2, считанного элементом 1, усиленный сигнал помехи подготовит элемент 3. Так 5 товый сигнал по шине 5 считает элемент 3 и ее выходной сигнал подготовит элемент 1.Тактовый сигнал по шине 6 считает полностью частично считанный элементом 1 элемент 2, выходной сигнал которого считает элемент 1 и подготовит элемент 3. Тактовый 16 сигнал по шине 7 погасит элемент 3 и подготовит элемент 2. Таким образом, схема остается в исходном состоянии, В любом другом такте сигнал помехи не воспринимается вообще. 1 одобным образом схема защи)цена отпомсх но дп,г)Г;: включающим вхсдам. Таки 1 об-,язом, предложения схся У,и) 1 И Е (СР с: )лй 1 ЯМГтг) Г "Рт Ц иЛен Гу)о)омсхоъстОЙ и вость. Оня Обладает оплыл)11)л нагр.зоспособностью, имее ."; выхода Ямлитудного си) нала и фазовь 1 Й Выход);ой сигнал. 1;ромс того, схема доуск,)ет оольпкн раз;)ообрязне управляющих гключающих и вь)лючяюп,их сигналов. Ьсе это оас;Г)п)се область г)11 и 1 денения и;)сдложсн 1ной ячсйки памяти. 126Формула изобретенияДинамическая ячейка памяти, содержащая запоминающие элементы, выход первого из которых соединен с первым выходом ячейки памяти и с первь)м входом считывания второго запоминающего элемента, выход которого соединен с первым входом считывания первого запоминающего элемента, вторые входы считывания запоминающих элементов подключены к первым тактовым шинам, элемент запрета, входы которого соединены со вторыми тактовыми шинами, шины управления, отличающаяся тем, что, с целью повышения помехоустойчивости ячейки памяти, в ней выход второго запоминающего элемента соединен со входом разрешения элемента запрета и вторым выходом ячейки Г)я дят, выход элемента запрета подключен к управляющему входу первого запоминающсго элемента и третьему выходу ячейки па,яти., третьи входы считывания запоми.:" Гц)х элементов соединены с шинами упя" " ия, а вторсй вход считывания второго зяГ:;,")1 аю)цего элемента соединен с одним .з нхо )ов элемента запрета.Источники информации,принятые во в имание при экспертизе