Интегральная ячейка памяти

Союз Советских Соцмапмстицеских РесяублинО П И С А Н И Е (,брувбуИЗОБРЕТЕН ИЯ ВТОР СКОМУ СВМДВТИЛЬСТВУ 1) Дополннтель е к авт. свил-ву %534792 2) Заявлено 25.01.77 (21) 24455 24 (51) М 1 С 11/4 явкис присоединением Гасударственный каинтет Севета Инннетров СССР ае делам нзебретеннй н аткритнй(53) УДК 681,3 .67 (088.8 45) Дата опубликования описания 20,12.78(54) ИНТЕГРАЛЬНАЯ ЯЧЕЙКА бляем Изобретение относится к выч ой технике и предназначено дляигаьвысокой по ресных сигнал азования в качестве элемента памяти интегральных запоминающих устройств с полносгью инжекционным. пиганием. Известна ячейка памяти, защищенная основным авт. св. М 534792, содержащая транзистор, коллектор которого соединен с базой И Р" П - транзистора, первый эмиттер которого соединен с первой адресной шиной, второй - с шиной считывания, коллектор - с базой Р-Ь Р- транзистора, первый эмиттер которого соединен с второй адресной шиной, дополнительный Пфэтт ф транзистор, база которого соединена с вторым эмигтеромтт ф Рф транзистора, коллектор - с б эой рфттР.т транзистора и эмиттер - с шиной записи. Известная ячейка характер эуется невозможнбстью согласования с обслуживающей электроникой с полностью инжекционным питанием; необходимостью создания специальнь 1 х формирователей аамошносгьюОписываемая ячейка памяти являетсяразвитием известной, защищенной основным авт.св. М 534792, и отличается от5 нее тем, что в ней т 1 -- тт - транзистор и дополнительный П-Р- транзиотор выполнены с дополнительными эмиггерами, соединенными с соответствующимибазами, а база дополнительного тт-Р-ФФО транзистора соединена с первым эмигтером тт - Р -т 1. - транзистора. Это позволяетснизить потребляемую мошность и повысить быстродействие,5 На фиг. 1 показана принципиальнаяэлектрическая схема описываемой ячейки;на фиг. 2 - ячейка в интегральном исполнении, вид сверху; на фиг. 3 - то же,сечение по А-А на фиг. 2; на фиг. 420 то же, сечение по Б-Б на фиг. 2; на фиг.5 - го же, сечение по В-В на фиг; 2.Первый коллектор двухколлекторногоР -тт- Р - фгранзисгора 1 соединен с базойи первым эмиттером трехэмиттерногоИ - Р - транзистора 2. Второй коллектор транзистора 1 подключен к безе двухэмиттерного й-Р- и- транзистора 3 и кшине 4 выбора слова, к которой присоединены также второй эмиттер трензистора 2 и первый эмиттер транзистора 3.Эмиттер транзисторе 1 связан с шиной 51питания. Третий эмиттер транзистора 2присоединен к первой шине 6 считыванияцзеписи. Второй эмиттер транзистора 3подсоединен к шине 7 считывания - записи.Соединение эмиттеров транзисторов 2и 3 с их базами необходимо для уменьшения накопления носителей при переходеэтих транзисторов в включенное состояни е. Тр анзистор 3 должен иметь прямойи инверсный коэффициенты усиления по току больше единицы.Интегральная ячейка памяти работаетв трех режимах: записи, считывания и хранения,И процессе работы ячейки памяти нашине 5 установлен постоянный уровеньпотенциала порядка (0,7 - 0,8) В, а высокие или низкие уровни потенциалов цашинах 4,6 и 7 совместимы с уровнем потенциелов в устройствах с полностью инжекциоцным питанием.В режиме записи логической "1" нашину 4 подеется сигнал выбора слова (высокий уровень потенциала), а на шинах 6и 7 создается режим холостого хода. Врезультате транзисторы 1, 2 и 3 выключаются. Если после этого, не изменяяуровня потенциалов на шинах 6 и 7, нашину 4 подается низкий уровень потенциале, то запоминающий элемент, образованный транзисторами 1 и 2, остается в состоянии хранения логической "1", и процесс записи логической "1" заканчивается,3 режиме записи логического О", пос ле подачи не шину 4 сигнала выбора слова, не шины 6 и 7 подаются низкие уров ни потенциалов, в результате транзистор 3 включается и создает на базе транзистора 1 низкий уровень потенциала, после чего последний выключается, и ток одного из его коллекторов течет в базу транзис О тора 2, который также переходит в включенное состояние. Поэтому, после подачи на шину 4 низкого уровня потенциала, не изменяя уровней потенциалов на шинах 6 и 7, запоминающий элемент не транзисто 55 рах 1 и 2 устанавливается в режим хранения логического О", и процесс записи логнческос о "О" заканчивается,В режиме считывания перец подачей сигнала выборе слова не шину 6 необходимо подавать низкий уровень потенциала, е на шине 7 - создавать режим холостого хода. Тогда, после подачи на шину 4 сигцела выбора слова, транзистор 3 выключается в инверсном направлении, если запоминающий элемент на транзисторах 1 и 2 находится в состоянии хранения логического 0, или остается выключенным, если запоминающий элемент находится в состоянии хранения логической "1". В первом случаена шине 7 устанавливается низкий уровень потенциала, е во втором случае сохраняется высокий уровень потенциала, соответствующий режиму холостого хода. Изменение уровня потенциала на шине 7 относительно уровня потенциала ца щице 6 регистрируется усилителем считывания (на чертеже не показан).В режиме хранения ячейка памяти работает, если перед подачей сигнала выбора слова на шину 4 на шине 7 создается режим холостого хода, а на шину 6 подается низкий уровень потенциала.Соединение второго коллектора Р- П -Р- транзистора 1. с шиной 4 выбора слова исключает создание мощного генератора тока в формирователе сигнала выбора слова. В последнем случае генератор гока должен обеспечивать ток, необходимый для включения только одного транзистора считывания - записи во всем слове, и то при условии, что запоминающие элементы всех ячеек памяти данного слова находятся в состоянии хранения логической "1. Во всех остальных случаях, когда определенная часть запоминающих элементовв слове находится в состоянии хранения логического "О", базовые токи транзисторов считывания -записи в соответствующих ячейках памяти обеспечиваются коллекторами Р- П-Р- транзисторов.Конструктивные особенности описыве. мой интегральной ячейки памяти обеспечивают непосредственное согласование с обслуживающей электроникой с полностью инжекционным питанием, низкую потребляемую мощность, а также более высокое ее быстродействие.Формула изобретенияИнтегральная ячейка памяти но авт.св, М 534792, о т л и ч а ю щ а я с ятем, что, с целью снижения потребляемойтора. фи иа. Ф Составитель С, Кононов Техред М. Петко КОРРе актор Л. Т Золотовска по делам изобретен35, Москва, Ж, Р Заказ 7161/50 Тираж 675 0 НИИПИ Государственного коми ицисгро д, 4/ 3 ска Филиал П Патент, г. Ужгород, ул. Проектная м тццости и цовьппения быстродействия,О - Р - т 1 - транзистор и дополнительныйЙ - ) - т 1 - транзистор выполнены с дополнительными эмиттерами, соединенными с соотвегсгвуюи 1 ими базами а бц та доиолци гель юго О - Р - и - трацзцсторп соединна с первым эмцттером О - 3-0 - трацзидГ 1 одписцое тета Совета М й и открытий