Асинхронный сумматор

(1 491949 Союз Советских Социалистических Республик) Заявлено 26.09,73 (21) 1962062/18-24 с присоединением заявки М 51) М. Кл. 6 06 750 осударственныи комитет овета Министров СССР па делам изобретенийи открытий.А А 1) Заявител,154) АСИ НХРО Н Н Ъ Й СУММАТО мматоры, содерин основной, дватриггер перенос входом триггеразряда, элемент риггер-индикатор. ировання известибо система такация временного Изобретение относится к цифровой вычислительной технике и может быть использовано при построении асинхронных устройств на потенциальных элементах.Известны асинхронные сужащие в каждом разряде одвспомогательных триггера иса, выход которого соединенра переноса последующегоНЕ - ИЛИ, а также общий тДля нормального функционных сумматоров требуется лтовых импульсов, либо фиксинтервала цикла суммирования.Недостатком таких сумматоров является то, что предельное быстродействие ограниче но максимальными временными задержками вносимыми элементами схемы, и рассчитыва ется с учетом максимальной, а не реальнои длительности распространения сигнала пере носа. С целью увеличения быстродеиствия за счет обеспечения работы по реальным задержкам элементов и индикации моментов окончания переходных процессов, в схеме асинхронного сумматора выходы обоих плеч основного триггера соединены соответственно с входами первого и второго вспомогательных триггеров данного разряда и с выходом сумматора, а входы основного триггера соединены с шавский, В. Б. Мараховскисчанский, Л, Я. РозенблюмР, Л, финкельштейн выходами, вспомогательных триггеров данного разряда и с соответствующими входамн сумматора, входы первого вспомогательного триггера соединены с входами триггера пере носа, а выходы второго вспомогательноготриггера соединены с входами триггера-инди.катора.Выходы триггера переноса каждого разряда соединены с входами элемента НЕ - ИЛИ 10 своего разряда, выход которого соедннен свходом триггера-индикатора, выход которого подключен к выходу сумматора.Блок-схема предлагаемого асинхронногосумматора приведена на чертеже и состоит 5 из следующих блоков, где г - первый вспомогательный триггер; 2( - основной триггер; Зг - второй вспомогательный триггер; 4 г - триггер переноса; 5 г - элемент НЕ - ИЛИ- 1, 2 г, равно количеству разрядов в 20 асинхронном сумматоре); 6 - триггер-индикатор, общий для всех разрядов, Внешшгмп входами сумматора являются; входы 7 и 8 каждого разряда для установки кода первого слагаемого; входы 9 и О каждого разряда 25 для установки прямого и инверсного кодавторого слагаемого; входы 11, 12 и 13, 11 первого младшего разряда сумматора для установки прямого и обратного значений перенося в младший разряд; вход 15, соединенный с 30 входами 16 каждого разряда, для размещсния устапОВКН псрВОГО сагасмого, Вход 17, соедРРРенньР Со.лхода.",(н 18 каждого разряда, для разрешснн 5 суммированя с.загаемых.Внешппмп Выходами сумматора являются: выходы 19 и 20 каждого разряда; выход 21, 5 соединенный с выходом триггера-индикатора 6, для индикации различных фаз переходных процессоров при суммировании.Функционирование асинхронного сумматора сводится к следующему. 10В исходном состоянии в триггерах 2 хранится код первого слагаемого, па внешних входах 9 и 10 каждого разряда установлены прямое 5 и инверсное значения кода второго слагаеъРОГО, на ВнешРРх ВхоДах 10 и 17 уста д новлеР потенциал О. Триггеры 1 при этом заблокированы, т. е. на обоих пх плечах сигналы равны 1. Все триггеры 3 и 4 также заблокированы, поскольку на одном из плеч триггеров 2 имеется потенциал О. На выхо- О дах 22 и 23 сигналы равны О, а на выходах элементов 5 - 1. На всех входах триггера- индикатора 6 сигналы равны 1, так, что на левом его плече устанавливается сигнал О, а на правом - (выход 21) - 1, На входах 25 11, 12 и 13, 14 1-го разряда установлены соответственно прямое и инверсное значения сигналов переноса в 1-й разряд сумматора (например, прп сложении В прямых кодах положительнях ч сел - - О и 1) . 30Суммирование начинается с,изменения значения потенциала на входе 17 с О а 1 (на входе 5 В рабочем режиме сохраняется сигнал О), что вызывает деблокпровку триггеров 1, и в пих поразрядно записываются 35 значения полусумм.Как только ИР Одном Р 3 пле триГГсра 1 появится потенциал О, это вызывает блокировку триггера 2, чтов свою очередь, разрешит перепись информации с триггера 1 в 40 триггер 3, а такНе вызовет деблокирование триггера 4. В триггер 4 заносится значение переноса. Время установления триггеров 4 в общем случае зависит от значений слагаемых. После того, как во,все триггеры 3 и 4 В сух маторе запишутся значения О плп 1, а на выходах 24 элементов 5 во всех разрядах появятся сигналы О, левое плечо триггера-ипдикстор 6 нсрсо 1 ос;тс 5 НзВ 1, Р правое плечо (выход 21) - из 1 в О. Появле ние с;Гнала 0 на выходе 21 означает ОНОИ- чание переходных процессов первой фазы суммироваппя - выработки значенш полу- сумм и переносов.целью ускорения работы сумматора за счет использования этого факта сигналы переноса снимаются не непосредственно с плеч триггеров, а с выходов подключенных к ним инверторов.После появления сигнала О на выходе 21 потенциал на входе 17 должен быть изменен с 1 на О (это делает автомат, управляюций работой сумматора), Происходит блокировка триггеров 1 Р, запись результата в триггеры 2 всех разрядов сумматора и затем блокировка триггеров 3 и 4 всех разрядов. Когда будут заблокированы все триггеры 3 и 4, на всех входах триггера-индикатора 6 сигналы будут равны 1, что вызовет переброс его левого плеча в О, а правого - в 1. Появление сигнала 1 означает, что закончились переходные процессы второй фазы работы су м м атор а - формирование сумм. Инверсные и прямые значения суммы могут быть сняты с Выходов 18 и 20 всех разрядов. Сумматор готов к следующему циклу работы.Появление сигнала переноса из младшего разряда ожидается только в двух из четырех слуаях: коГда Одно из слаГРе:ых раВно 1, а второе - О, Г 1 оэтому для подсчета числа разрядов, в которых ожидается сквозной перенос, надо слон(пть по мочулю 2 коды двух слагаемых.11 ре Р(ет изобретенияАсинхронный сумматор, содержащий В каждом разряде один основной, два вспомогательных триггера и триггер переноса, выход которого соединен с,входом триггера переноса последующего разряда, элемент НЕ - ИЛИ, а также оощий триггер-индикатор, о т л и ч а ющ и й с я тем, что, с целью повышения быстродействия, выходы обоих плеч основного триггера соединены соотвстственРо с Входами первого и второго вспомогательных триггеров данного разряда и с выходом сумматора, а Входы основного триггера соединены с выходами вспомогательных триггеров данного разряда,и с соответствующими входами сумматора, входы первого, вспомогательного триггера соединены с входами триНера переноса, а выходы второго вспомогательного триггера соединены с входамР триггера-индикатора, выходы триггера переноса каждого разряда соединены с входами элемента НЕ - ИЛИ своего разряда, выход элемента НЕ - ИЛИ соединен с входом триггера-индикатора, выход которого подклОчеп к выходу сумматора.