Преобразователь двоичного кода вдвоично-десятичный и двоично-деся-тичного b двоичный

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскикСоциалистическихРеспублик п 809155до делам изобретеиий и открытий(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНОДЕСЯТИЧНЫЙ И ДВОИЧНО-ДЕСЯТИЧНОГО В ДВОИЧНЫЙ Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении двоично-десятичных преобразователей и в вычислительных машинах.Известен реверсивный преобразователь двоичного кода в двоично-десятичный, содержащий два сдвиговых регистра, два сумматора, умножитель, блок управления, элементы И 1,Недостаток этого преобразователя большая сложность, связанная с наличием умножителя и двух сумматоров.Наиболее близким к предлагаемому устройству явЛяется преобразователь двоичного кода в двоично-десятичный и двоичнодесятичного кода в двоичный, содержащий два сдвиговых регистра, блок коррекции, сумматор, первый и второй элементы И-ИЛИ, одноразрядный сдвиговый регистр и блок управления, выход разрешения суммирования которого соединен с управляющим входом сумматора, выход разрешения коррекции соединен с управляющим входом блока коррекции, выход разрешения передачи блока управления соединен с управляющим входом первого элемента И-ИЛИ, первый вход которого соединен с информационным входом преобразователя, второй вход - с выходом первого разряда первого сдвигового регистра, а выход первого элемента И-ИЛИ соединен с первым входом сумматора, второй вход которого соединен с выходом блока коррекции, а выход сумматора соединен с входом второго сдвигового регистра, выходы четвертого и пятого разрядов первого сдвигового регистра соединены с входами блока коррекции. Кроме того известный преобразователь содержит два Р-триггера и три элемента И-ИЛИ 2.Недостаток данного преобразователя состоит в относительно больших аппаратных затратах.Цель изобретения - упрощение преобразователя.Поставленная цель достигается за счеттого, что в преобразователь двоичного кода в двоично-десятичный и двоично-десятичного в двоичный, содержащий два сдвиговых ре гистра, блок коррекции, сумматор, первыйи второй элементы И-ИЛИ, одноразрядный сдвиговый регистр и блок управления, выход разрешения суммирования которого соединен с управляющим входом сумматора,вальч едактор И аказ 4/57 чик ВНИИПИ по д 113035, Мо Филиал ПППСоставитель М, АршавсТехред А. БойкасТираж 756 Государственного ком ам изобретений и о ва, Ж - 35, Раушска Патент, г. Ужгород,кииКорректор М. Д Подписное тета СССР крытийнаб., д. 4/5 л Проектнаявыход разрешения коррекции соединен с управляогцим ВхОдОм блока коррекции, Выход разрешения передачи блока управления соединен с управляющим входом первого элемента И-ИЛИ, первый вход которого соединен с информационным входом преобразователя, второй вход - с выходом первого разряда первого сдвигового регистра, а выход первого элемента И-ИЛИ соединен с первым входом сумматора, второй вход которого соединен с выходом блока коррекции, а выход сумматора соединен с входом второго сдвигового регистра, выходы четвертого и пятого разрядов первого сдвигового регистра соединены с входами блока коррекции, дополнительно введены два элемента И и блок приема информации, первый вход которого соединен с информационным входом преобразователя, второй вход - с выходом первого элемента И, третий вход блока приема информации соединен через одноразрядный регистр сдвига с выходом второго элемента И, четвертый и пятый входы соединены с выходами первого и третьего разрядов второго сдвигового регистра соответственно, пятый вход блока приема информации соединен с первым входом первого элемента И, второй вход которого соединен с тактовым входом преобразователя, а третий вход первого элемента И соединен с выходом разрешения регенерации блока управления, выход разрешения приема блока управления соединен с первым входом второго элемента И, второй вход которого соединен с информационным входом преобразователя, первый вход второго элемента ИИЛИ соединен с выходом второго разряда второго сдвигового регистра, второй вход - с выходом первого разряда первого сдвигового регистра, третий вход соединен с выходом разрешения выдачи блока управления, выходы разрешения приема которого соединены с управляющими входами блока приема информации, выход которого соединен с входом первого сдвигового регистра, выход второго элемента И-ИЛИ является выходом преобразователя, кроме того, в нем блок приема информации содержит три элемента И и элемент ИЛИ, первый,:,второй и третий входы которого соединены с выхода 5 1 О 15 20 25 зо 35 40 45 5 О 55 ми соответствуюших элементов И, а выход мента И является первым входом блока приема информации, второй и третий входы которого соединены с четвертым и пятым входом элемента ИЛИ соответственно, первые входы второго и третьего элементов И являются четвертым и пятым входами блока приема информации соответственно, управляющие входы которого соединены со вторыми входами первого, второго и третьего элементов И. Кроме того в нем блок коррекции содержит два Р-тригппа, четыре элемента И, три элемента И, .1, распределиэлемента ИЛИ является выходом блока приема информации, первый вход первого элетель импульсов и преобразователь параллельного кода в последовательный, первый и второй входы которого соединены с выходами первого и второго элементов ИЛИ, управляющие входы соед 11 нены с выходами распределителя импульсов, вход которого соединен с выходом третьего элемента ИЛИ и синхровходами Р-триггеров, 1)-входы которых являются информационными входами блока коррекции, первый вход первого элемента И соединен с прямым выходом первого Р-триггера, первые входы второго и третьего элементов И соединены с инверсным выходом второго Р-триггера, первый вход четвертого элемента И соединен с прямым выходом второго Р-триггера, остальные входы элементов И и первые входы второго и третьего элементов ИЛИ являются информационными входами блока коррекции, первый и второй входы первого элемента ИЛИ соединены с выходами первого и третьего элементов И, выход второго элемента И соединен с третьим входом преобразователя параллельного кода в последовательный, выход которого является выходом блока коррекции, выход четвертого элемента И соединен с вторым входом второго элемента ИЛИ, второй вход третьего элемента ИЛИ соединен с выходом старшего разряда распределителя импульсов.На фиг. 1 изображена структурная схема преобразователя; на фиг. 2 - блок-схема блока коррекции; на фиг. 3 - временная диаграмма базовых сигналов преобразователя; на фиг. 4 - схема блока приема информации; на фиг. 5 - вариант построения блока управления.Преобразователь содержит первый 1 и второй 2 сдви;овые регистры, причем разрядность первого регистра равна и (п = 4 гп, где п - число десятичных разрядов преобразователя),разрядность второго регистра - (и+1). Выходы первого разряда цепью 3 и третьего разряда цепью 4 второго сдвигового регистра 2 через первый блок 5 приема информации соединены со входом первого сдвигового регистра 1. Выход третьего разряда регистра 2 соединен со входом первого элемента И 6, выход которого соединен с блоком 5 приема информации. Два других входа элемента И 6 подключены к тактовому входу 7 преобразователя и цепью 8 к блоку 9 управления, выход которого целью 10 связан со вторым элементом И 11, выход которого через одноразрядный сдвиговый регистр 12 соединен с блоком 5 приема информации. Второй вход элемента И 11 подключен к входу блока 5 приема информации, к информационному входу 13 преобразователя и через элемент И-ИЛИ 14 к первому входу сумматора 15, второй вход которого подключен к выходу блока 16 коррекции, связанного с блоком 9 управления. Два входа блока 16 коррекции цепями 17 и 18 связаны с выходами четвертого и пятого15 2 О 5 зо 35 4 О 45 50 разрядов регистра 1, выход первого разряда которого связан через элемент И-ИЛИ 9 с выходом преобразователя. Второй вход элемента И-ИЛИ 19 связан с выходом первого разряда второго регистра 2, вход которого подключен к выходу сумматора 15. Управляющий вход сумматора 15, а также управляющие входы блока 5 приема информации и элемента И-ИЛИ 14 соединены с выходами блока 9 управления, цепью 20 связанными с элементом И-ИЛИ 19.Блок коррекции содержит распределитель 21 импульсов, выход первого разряда которого через элемент ИЛИ 22 соединен со своим входом. Второй вход элемента ИЛИ 22 соединен с тактовым входом 23. Выход элемента ИЛИ 22 соединен с синхровходами Р-триггеров 24 и 25, Р-входы которых подключены, соответственно цепями 1 и 18 к выходам первого регистра 1. Единичный выход триггера 24 через элементы И 26 и ИЛИ 27 подключен ко входу преобразователя 28 параллельного кода в последовательный. Единичный выход триггера 25 через элементы И 29 и ИЛИ 30 подключен ко второму входу преобразователя 28 параллельного кода в последовательный, Нулевой выход триггера 25 через элемент И 31 подключен ко второму входу элемента ИЛИ 27 и через элемент И 32 к третьему входу преобразователя 28 параллельного кода в последовательный, связанного с выходами всех разрядов распределителя 21 импульсов. Входы запрета элементов И 29 и 31, второй вход элемента ИЛИ 30 и входы элементов И 26, 29, 31 и 32 подключены к соответствующим цепям блока 5 управления. Выход преобразователя 28 является выходом блока 16 коррекции и подключен ко входу сумматора 15 (фиг. 1).Блок 5 приема информации содержит три элемента И 33 - 35, выходы которых подключены ко входам элемента ИЛИ 36.Блок 9 управпения может быть построен как автомат с жесткой либо программируемой логикой. На фиг. 5 показан вариант построения блока управления с жесткой логикой на сдвиговом регистре. Такая схема блока управления содержит (2 п +3)-разрядный сдвиговый регистр 37, триггер 38, элемент 2 И-ИЛИ 39, п-входовой элемент ИЛИ 40 и четыре блока 41-44 элементов И, первые входы которых подключены к входам Р, - Р 4 задания режима работы преобразователя. Вторые входы элементов И блока 41 подключены к выходу второго разряда регистра 37, выход третьего разряда регистра 37 подключен к 5-входу триггера 38, К-вход которого через элемент 2 И-ИЛИ 39 связан с выходом 2 п+1-го и 2 п+3-го разрядов регистра 37.Третий вход элемента 2 И-ИЛИ 39 и его вход запрета подключены к входу Р 4 задания режима, Выход триггера 38 подключен ко вторым входам элементов И блока 42, выход элемента 2 И-ИЛИ 39 подключен ко вторым входам элементовблока 43, Выходы 4-го, 6-го 2 п-го 2 п+2-го разрядов регистра 37 через элемент ИЛИ 40 подключены ко вторым входам элементов блока 44.Такой вариант построения блока управления не является наиболее экономичным с точки зрения аппаратурных затрат и может быть применен при небольших и. При больших и, целесообразно строить блок управления с использованием счетчиков или использовать управляющий блок с программируемой логикой.Преобразватель работает следующим образом.Его функционирование осуществляется по циклам, каждый из которых состоит из п тактов. Длительность одного такта Т; (1=1, 2 и) равна периоду следования импульсов фазового питания сдвиговых регистров. Время действия такта Тсоответствует временному интервалу 1-го разряда числа при последовательном представлении информации. Во время действия такта Тс на выходе 1-го (или на входе и-го) разряда сдвигового регистра, работающего в режиме хранения, будет первый разряд числа, во время действия такта Т; - 1-й разряд. Циркуляция и запись информации в сдвиговых регистрах осуществляется младшими разрядами вперед.Преобразователь может работать в режимах Р 1, Р, Р и Р 4, В режиме Р обеспечивается преобразование дробного, а в режиме Р - целого числа из двоичной в двоично-десятичную систему счисления. В режиме Рз преобразуются дробные, а в режиме Р целые числа из двоично-десятичной в двоичную систему счисления.Работа преобразователя заключается в выполнении следующих операций: прием кода, его преобразование и выдача преобразованного кода (фиг. 3). По сигналу ПК осуществляется прием кода, по сигналу ПР- его преобразование и по сигналу ВД - выдача преобразованного кода. В зависимости от режима работы преобразователя блок 9 управления вырабатывает управляющие сигналы с соответствующим индексом, которые являются модификацией базовых сигналов. Базовому сигналу ПК в режиме Р соответствует сигнал ПК 1, сигналам ПР, К, ВД - соответственно, сигналы ПР 1, К, ВД и т.д. Преобразование осуществляется путем соответствующей коммутации цепей циркуляции информации в регистрах 1 и 2 с одновременной ее коррекцией во время действия сигналов К и К. Конфигурация цепей циркуляции и режим коррекции определяются блоком 9 управления в зависимости от режима работы преобразователя. В предла гаемом устройстве во всех режимах работы цепи циркуляции информации регистрови 2 объединяются через сумматор 15.40 45 50 55 Рассмотрим работу преобразователя вкаждом из четырех режимов.В режиме Р по сигналу из блока9 управления ПК двоичное дробное числопоследовательно младшими разрядами вперед через информационный вход 13 и блок 5приема информации записывается в сдвиговый регистр 1. Преобразование осуществляется по сигналу ПР из блока 9 управленияза 2 п циклов, на время действия которыхцепи циркуляции регистров 1 и 2 коммутируются блоком управления следующим об вразом: выход 1-го разряда регистра 1элемент И-ИЛИ 14 - сумматор 15 - входрегистра 2 - выход третьего разряда регистра 2 - цепь 4 - блок 5 приема информации - вход регистра 1. В каждом 1-ом5цикле (1 = 2, 4 2 п) по сигналу К из блока 9 управления информация, переписываемая из регистра 1 в регистр 2, корректируется сумматором 15. Коррекция заключается в сложении кода регистра 1 с кодом, вырабатываемым блоком 16 коррекции в за- говисимости от содержимого четвертого разряда (цепь 17) регистра 1 в (4)+1)-м такте цикла коррекции К=О, 1, 2, гп - 1).При нулевом значении четвертого разрядаз (4) +1) -м такте блок 16 коррекции вырабатывает код 0000, при единичном значении -код 1101, который в 4)+1) =м, (4)+2)-м,(4) +3) -м и (4) +4) -м тактах последовательномладшими разрядами вперед поступает навход сумматора 15. В цикле коррекции в каждом (4)+4)-м такта выработка сигнала переноса в сумматоре 15 блокируется. После выполнения 2 п циклов преобразования на регистре 2 будет образован соответствующий двоично-десятичный код, который по сигналуВД из блока 9 управления (цепь 20) снимается с выхода второго разряда регистра зз2 через элемент И-ИЛИ 19,В режиме Р двоичный код целого числа принимается на регистр 1 по сигналу ПКт из блока 9 управления (цепь 10) с информационного входа 13 через элемент И 11, через одноразрядный сдвиговый регистр 12, выполняющий функцию задержки на один такт, и через блок 5 приема информации, Одновременно в регистр 2 записывается последовательный и-разрядный код 0011-0011., 0011, который по сигналу ПКг формируется блоком 16 коррекции и заносится в регистр 2 через сумматор 15. На второй вход сумматора 15 при этом с выхода элемента И-ИЛИ 14 поступает нулевой код. Преобразование осуществляется за 2 п циклов по сигналу ПРг. Цепи циркуляции регистров 1 и 2 коммутируются следующим образом.Выход первого разряда регистра 1 элемент И-ИЛИ 14 - сумматор 5 - вход регистра 2 - выход первого разряда регистра 2 - цепь 3 - блок 5 приема информации - вход регистра 1, В каждом 1-м цикле преобразования (1 = 2,42 п) осуществляется коррекция. Код коррекции формируется блоком 16 по сигналу К 2 в зависимости от содержимого пятого разряда (цепь 18) регистра 1 в (4) +1) -м такте. При этом в первых (и - 1) -х циклах код коррекции формируется следующим образом: при нулевом значении пятого разряда в (4)+1) -м такте блок 16 коррекции вырабатывает последовательный код 1101, при единичном значении - код 0011. В последнем п-м цикле коррекции по сигналу К при нулевом значении пятого разряда вырабатывается код 1010, при единичном значении код 0000. Выработка сигнала переноса в сумматоре 15 в каждом (4)+4) такте также блокируется. Результат (двоично-десятичный код) формируется на регистре 2 и по сигналу ВД (цепь 20) снимается с выхода первого разряда регистра 2 через элемент И-ИЛИ 19.В режиме РЗ двоично-десятичный код дробного числа одновременно с приемом по сигналу ПКЗ преобразовывается в двоично-десятичный код с избытком три, который заносится на регистр 2.Преобразование в двоично-десятичный код с избытком три осуществляется следующим образом.По сигналу ПКЗ двоично-десятичный код дробного числа со входа 13 через элемент И-ИЛИ 14 поступает на один вход сумматора 15. На второй вход которого из блока 16 коррекции поступает п-разрядный последовательный код числа 0011 00110011, На выходе сумматора 15 формируется двоично-десятичный код с избытком три входного числа, который записывается в регистр 2. Преобразование осуществляется по сигналу ПРЗ за 2 п циклов так, как в режиме Рт, т.е. в режиме РЗ конфигурация цепей циркуляции информации и коррекции "такие же, как и в режиме Р. Результат формируется на регистре 1 и снимается с его первого разряда по сигналу ВДЗ (цепь 20) через элемент И-ИЛИ 19. В режиме Р прием целого двоично-десятичного кода производится на регистр 2 по сигналу ПК с информационного входа 13 через элемент И-ИЛИ 14 и сумматор 15, на второй вход которого с блока коррекции 16 поступает нулевой код. При этом в последнем такте цикла приема по сигналу ПК 4 (цепь 8) в регистр 1 через элемент И 6 и блок 5 приема информации заносится содержимое третьего разряда регистра 2, Тактовый сигнал Т. (сигнал последнего такта) поступает на элемент И 6 со входа 7. В третьем разряде регистра 2 в последнем такте цикла приема будет находиться первый разряд входного информационного кода. Преобразование осуществляется по сигналу ПР за 2 пцикл, Конфигурация цепей циркуляции и коррекция такие же, как и в режиме Р. Результат формируется на ре5 10 15 20 25 30 35 40 45 50 гистре 1 и снимается с выхода его первогоразряда через элемент И-ИЛИ 19.Блок 16 коррекции работает следующимобразом.В четырехразрядный распределитель 21импульсов в первом такте каждого циклачерез элемент ИЛИ 22 заносится единица,которая циркулирует, проходя через элементИЛИ 22. Таким образом, на выходе элемента ИЛИ 22 формируются тактовые сигналыТ (41+1), по которым на Р-триггер 24 в(41+ 1) -м такте записывается содержимоечетвертого разряда регистра 1, на Р-триггер 25 - содержимое пятого разряда регистра 1.Таким образом логические формулы Х условий выработки блоком 16 формированиякоррекции соответствующих кодов имеютвид:хо 01 =нК 2 чпКзь(КгУКэ) Ктс 5Хо 1 = (К 17 К)С 4 Х(КаУКз) КС 5;Х ою = (КзУКз) К,:5,где С 4 и Св - состояния триггеров 24 и25 соответственно.Условия Х вырабатываются элементамиИ 26, 29, 31 и 32, а также элементами ИЛИ27 и 30. Условие Хоо 11 вырабатываетсяна выходе элемента ИЛИ 30, условие Х 11 О 1 на выходе элемента ИЛИ 27 и условие Х,о,на выходе элемента И 32. Преобразователь28 преобразовывает унитарный код условий Х в соответствующий последовательныйкод 0011, 1101 или 1010. Тактовые сигналыТ(4)+1), Т(41+2), Т(41+3) и Т(4+4) вырабатываются на соответствующих выходахраспределителя 21 импульсов и поступаютна преобразователь 28 для синхронизациикода коррекции,Входами блока 9 управления являетсявход тактирующего сигнала Т 1, определяющий начало каждого цикла работы преобразователя и входы задания режима работы преобразователя Р 1, Р, Рз и Р 4. Посигналу начала работы (НР), поступающему на Р-вход регистра 37, в первый разрядрегистра записывается единица. Каждымсигналом Т 1 в регистре 37 осуществляетсясдвиг на один разряд в сторону старшихразрядов. После воздействия первого сигнала Т на выходе второго разряда регистра 37 формируется базовый управляющийсигнал ПК, длительность которого равна одному циклу. В следующем цикле сигналомс третьего разряда регистра 37 осуществляется установка в единичное состояниетриггера 38, Сброс триггера 38 осушествляетется через элемент 2 ИИЛИ 39 с выхода2 п+1-го разряда в режиме Р 4 и с выхода 2 п+3-го разряда регистра 37 в других режимах. Таким образом, на выходе триггера 38 формируется базовый управляюший сигнал ПР, длительность которого в режиме Р 4 равна 2 п - 1 циклов, в других режимах 2 - / циклов. На выходе элемента 2 И-ИЛИ 39 формируется базовый управляющий сигнал ВД, длительность которого равна одному циклу. С выхода 2 п+2-го разряда регистра 37 снимается сигнал Кт Выходы 4-го, 6-го, 8-го, (2 п)-го, 2 п-го, (2 п +2)-го разрядов объединены через элемент ИЛИ 40, на выходе которого формируется базовый управляюший сигнал К. На выходах элементов И блоков 41 - 44 формируются основные модифицированные управляюшие сигналы блока управления ПК; ПР; ВДи К 1, (1=1, 2, 3, 4) в зависимости от задания режима работы преобразователя, Так, управляющий сигнал ПКс формируется на основе базового сигнала ПК выхода элемента И блока 41, на вход которого заведена шина Р 1. Управляющий сигнал ПРа формируется на основе базового управляющего сигнала ПР на выходе элемента И блока 42, на вход которого заведена шина Р и т,д. Таким образом обеспечивается выработка всех управляющих сигналов блока управления. В табл. 1 показана работа преобразователя в режиме Р при преобразовании числа (О;1000)г = = (0,0101)4 о из двоичной системы счисления в двоично-десятичную. В табл. 2 показана работа устройства в режиме Рз при преобразовании числа (0.0101)= (0,1000) из двоично-десятичной системы счисления. В скобках приведено значение переноса, сформированное в 1-ом такте и учитываемое в (1+1)-м такте; квадратными скобками выделены переносы, выработка которых блокируется.Так как в рассмотренном примере регистр 1 четырехразрядный, то в цикле коррекции для выработки необходимого кода коррекции анализируется выход первого разряда регистра 2. Это следует из того, что цепи циркуляции информации в регистрахи 2 объединены, и пятым разрядом регистра 1 как бы является первый разряд регистра 2.Предлагаемое устройство является устройством последовательного действия и применение в нем динамических многоразрядных регистров позволяет существенно снизить стоимость, уменьшить габариты и повысить его надежность. Оно позволяет уменьшить количество элементов И-ИЛИ, триггеров и упростить блок коррекции.809155 12. Цепь17 Выходблока 16 Выходблока15 Такт Цепь13 лы Т 1 Т 2 ТЗ Т 4 Т 2 ТЗ Т 4 0 (0) 0 (0) 0 (0) 0 01 Т 1 Т 2 К 1 ТЗ Т 4 Т 2 ТЗ Т 4 0 (0) 0 (0) 0 (0) 0 (02 Т 1 Т 2 К 1 ТЗ Т 4 Т 1 0010 0001 0000 0000 Т 2 ТЗ Т 4 Т 1 0 (0) 0 (0) 0 (0) 0 И К 1 Т 2 ТЗ 0 Т 4 Т 1 Т 2 ТЗ Т 4 Т 1 1 (0) 1 (0) 1 (0) 0 1 Т 2 ТЗ Т 4 Т 1 0000 0000 0000 0000 2 ВД Управляюшие сигна 0ПК 1 Регистр 1 0000 0000 0000 0000 1000 01 00 0010 0001 0000 0000 0000 1000 01 00 0010 00010000 0000 0000 1 000 0100 0000 1000 0100 0010 000,1 0000 0000 0000 1 000 01 00 00100001 Таблица 1 Регистр 2 00000 00000 00000 00000 00000 00000 00000 00000 10000 01000 00100 00010 00001 00000 00000 10000 01000 00100 00010 00001 00000 00000 10000 01000 00100 С 0010 00001 00000 00000 10000 01000 00100 0001 0 10001 01 000 1 0100 01010 0010100010 00001809155 о 2 О 35 40 15 Формула изобретения 1, Преобразователь двоичного кода вдвоично-десятичный и двоично-десятичного в двоичный, содержащий два сдвиговых регистра, блок коррекции, сумматор, первый и второй элементы И-ИЛИ, одноразрядный сдвиговый регистр и блок управления, выход разрешения суммирования которого соединен с управляющим входом сумматора, выход разрешения коррекции соединен с управляющим входом блока коррекции, а выход разрешения передачи блока управления соединен с управляющим входом первого элемента И-ИЛИ, первый вход которого соединен с информационным входом преобразователя, второй вход - с выходом первого разряда первого сдвигового регистра, а выход первого элемента И-ИЛИ соединен с первым входом сумматора, второй вход которого соединен с выходом блока коррекции, а выход сумматора соединен с входом второго сдвигового регистра, выходы четвертого и пятого разрядов первого сдвигового регистра соединены с входами блока коррекции, отличающийся тем, что, с целью упрощения преобразователя, он содержит два элемента И и блок приема информации, первый вход которого соединен с информационным входом преобразователя, второй вход - с выходом первого элемента И, третий вход блока приема информации соединен через одноразрядный регистр сдвига с выходом второго элемента И, четвертый и пятый входы соединены с выходами первого и третьего разрядов второго сдвигового регистра соответственно, пятый вход блока приема информации соединен с первым входом первого элемента И, второй вход которого соединен с тактовым входом преобразователя, а третий вход первого элемента И соединен с выходом разрешения регенерации блока управления, выход разрешения приема блока управления соединен с первым входом второго элемента И, второй вход которого соединен с информационным входом преобразователя, первый вход второго элемента И-ИЛИ соединен с выходом второго разряда второго сдвигового регистра, второй вход - с выходом первого разряда первого сдвигового регистра, третий вход соединен с выходом разрешения выдачи блока45 управления, выходы разрешения приема которого соединены с управляющими входами блока приема информации, выход которого соединен с входом первого сдвигового . регистра, выход второго элемента И-ИЛИ является выходом преобразователя. 162. Преобразователь по п. 1, отличающийся тем, что с нем блок приема информации содержит три элемента И и элемент ИЛИ, первый, второй и третий входы которого соединены с выходами соответствующих элементов И, а выход элемента ИЛИ является выходом блока приема информации, первый вход первого элемента И является первым входом блока приема информации, второй и третий входы которого соединены с четвертым и пятым входом элемента ИЛИ соответственно, первые входы второго и третьего элементов И являются четвертым и пятым входами блока приема информации соответственно, управляюд,ие входы которого соединены со вторыми входами первого, второго и третьего элементов И,3. Преобразователь по пп. 1 и 2, отличающийся тем, что в нем блок коррекции содержит два Р-триггера, четыре элемента И, три элемента ИЛИ, распределитель импульсов и преобразователь параллельного кода в последовательный, первый и второй входы которого соединены с выходами первого и второго элементов ИЛИ, управляющие входы соединены с выходами распределителя импульсов, вход которого соединен с выходом третьего элемента ИЛИ и синхровходами Р-триггеров, Р-входы которых являются информационными входами блока коррекции, первый вход первого элемента И соединен с прямым выходом первого Р-триггера, первые входы второго и третьего элементов И соединены с инверсным выходом второго Р-триггера, первый вход четвертого элемента И соединен с прямым выходом второго Ртриггера, остальные входы элементов И и первые входы второго и третьего элементов ИЛИ являются информационными входами блока коррекции, первый и второй входы первого элемента ИЛИ соединены с выходами первого и третьего элементов И, выход второго элемента И соединен с третьим входом преобразователя параллельного кода в последовательный, выход которого является выходом блока коррекции, выход четвертого элемента И соединен со вторым входом второго элемента ИЛИ, второй вход третьего элемента ИЛИ соединен с выходом старшего разряда распределителя импульсов. Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР по заявке2677100, кл, 6 06 Р 5/02, 20.10.78.2. Авторское свидетельство СССР по заявке2716075, кл. С 06 Г 5 И/02, 1979.