Преобразователь чисел из кода системы счисления в остаточных классах в двоичный код

.Х.Хас ство С8, 19во ССС18,20ЕЛ ИЗТОЧНЫХ 6.86ОДАКЛАСся к исли ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ СССР ститут(54) ПРЕОБРАЗОВАТЕЛЬ ЧИССИСТЕМЫ СЧИСЛЕНИЯ В ОСТАСАХ В ДВОИЧНЫЙ КОД(57) Изобретение относит тельной технике и может быть использованопри разработке быстродействующих устройств преобразования чиселв современных циФровых вычислительныхмашинах. Цель изобретения - сокращение аппаратурных затрат. Преобразователь содержит выход 1 преобразователя, регистр 2, мультиплексор 3,вычитатель 4,по совокупности модулей,мультиплексор 5, счетчик б, блок 7памяти, накапливающий сумматор 8, инФормационный вход 9 преобразователя,вход 10 начальной установки преобразователя, тактовые входы 11 -13 преобразователя. 2 ил., 1 табл.Изобретение относится к вычислительной, технике и может быть использовано в циФровых машинах, Функционирующих в системе счисления в остаточных классахЦелью изобретения является сокращение яппярятуре 1 ых затрятвНа Фиг.1 представлена схема, преобразователя чисел иэ кода системы 16 счисления в остаточных классах вдвоичный код; на Фиг.2 - временнаядиаграмма поступления импульсов на вход начальной установки и тактовыевходы преобразователя. 1 4Преобразователь (Фигв 1) содержит выход 1 преобразователя, регистр 2,первый мультиплексор 3, вычитатель,4 по совокупности модулей, второй ,.мультиплексор 5, счетчик 6, блок 7 2 О памяти 9 НЯкапливающий сумматор 89 ин Формационный вход 9 преобразователя, вход 1 О начальной установки преобразователя, с первого.по третий тактовые входы 11-13 преобразователя.В таблице приведен пример кодировки ПЗУ блока 7 памяти для модулей Р 1=2, Р 2=3, Р 3=5, Р 4=7, где обозначены первый ЭА и второй ЭВ адресныевходы первый 01 и второй Яэ выходы Облока 7 памяти.Для произвольного набора модулей кодировка ПЗУ блока 7 памяти осчществляется согласно Формуле разложения числа по весовйм козФФициентам35 ПОЛИЯДИЧЕСКОЙ СГСТЕМЫв Преобразователь работает следующим образок.Преобразование числа разбивается на и циклов, где а - число модулей СОК, В первом цикле обнуляет:я содержимое счетчика 6 и накапливающего сумматора 8, Сигнал О 1 уста 11 авливается равным "1", в последующих циклах С 1 С. Конец циклов соответствует Фронту С 2, по которому происходитзапись числа с выхода вычитателя 4 в регистр 2, и содержимое счетчика 6 увеличивается на "1" причем оно Равно 1.1 р-где 1 номеРциклав Ча а вход ЭА блока 7 подается число с выхода счетчика 6, на вход ЭВ - остаток модуля Рв. После Фронта С 2 через время достаточное55 для последовательной записи в регистр 2, передачи информации через мультиплексоры 3 и 5, выборки из блока 7,. следует Фронт СЗ, по которому вычитатель 4 выполняет действиеНакапливающий сумматор8 прибавляет к числу, которое содержит число с выхода Я блока 7,Через время работы накапливающегосумматора 8 (значительно большее,чем время срабатывания вычитателя 4);цикл заканчивается,Формула. изобретения Преобразователь чисел из кода системы счисления в остаточных классахв двоичный код, содержащий регистр,вычитатель по совокупности модулей,счетчик, блок памяти и накапливающийсумматор, причем выход накапливающего сумматора является выходом преоб-разователя, вход начальной установкикоторого соединен с входами адресанакапливающего сумматора и счетчика,выход которого соединен с первым ад-.:ресным входом блока памяти, первыйтактовый вход преобразователя соединен со счетным входом счетчика ис входом разрешения записи регистра,о т л и ч а ю щ и й с я тем, что,с целью сокращения аппаратурных затрат, он содержит первый и второй мультиплексоры, причем информационныйвход преобразователя соединен с первым информационным входом первогомультиплексора, выходы группы которого соединены с соответствующими инФормационными входами группы второгомультиплексора и с соответствующимивходами уменьшаемого группы вычитателя по совокупности модулей, выходыгруппы которого соединены с соответствующими информационными входамигруппы регистра, выход которогоссединен с вторым информационнымвходом первого мультиплексора, выход второго мультиплексора соединенс вторым адресным входом блока памяти, первый и второй выходы которогосоединены соответственно с входамивычитаемого группы вычитателя по совокупности модулей и с входом.слагаемого накапливающего сумматора, выходсчетчика соединен с управляющим входом второго мультиплексора второйтактовый вход преобразователя соединен с управляющим входом первогомультиплексора, третий тактовыйвход преобразователя соединен с входом разрешения вычитателя по совокупности модулей и с тактовым входом накаплкваещего сумматора,, Заказ 290 ТиражВНИИПИ Государственного комитета по333035, Москва, Жб 57 Подписноезобретенням и открытиям при ГЕНТ ССС Рауаская наб., д. М 5 33 роизводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 ОО 000 0 00 001 3 01 000 0 01 001 О 01 030 О 10 000 0 1 О 003 О 10 010 0 30 011 О О 100 О 11 000 0 13 001 0 11 010 0 11 011 0 11 100 О 11 101 О110 О 00 ООО 01 001 00 000 01 100 10 010 ОО . 000 00001 00 010 00 011 00 300 00 000 00 000 00 000 00 000 00 000 00 ООО 00 000 000 001 000 100 010 000 130 101 100 О 1 000 001 010 013 100 101 110 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 ОО 03 00 03 ОО 00 01 11 ОО .01 10 01 00 11 30 31 01 01 ОО 00 00 01 00 00 01 00 00 10 00 00 01 1 О 1 00 00 10 30 00 00 00 30 00 11 10 О 30 13 00 01 00 30 О