Преобразователь двоично-десятичного кода в двоичный код

А Н И Е 11734670ИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскикСоциапистическикРеспублик(23) Приоритет -б 06 Г 5/02 Гооударотееиимй комитет до делам изобретеиий и открытий(71) Заявитель Таганрогский радиотехнический институт им. В. Д. Калмыкова1Изобретение относится к автоматике и вычислительной технике и может быть использовано для преобразования целых и дробных двоично-десятичных кодов.Известен преобразователь двоично-десятичного кода в двоичный код, содержащий регистр тетрады, блок управления, распреДелитель импульсов, формирователь двоичных разрядов по весам, запоминающее устройство, двоичный сумматор, регистр сдвига 1.Недостатком этого преобразователя является значительный объем оборудования, необходимый для хранения двоичных эквивалентов.Наиболее близким по технической сущности и схемному решению является преобразователь двоично-десятичного кода в двоичный код, содержащий регистр тетрады, распределитель импульсов, запоминающее устройство, формирователь двоичных эквивалентов, первый сумматор, первый регистр сдвига и блок управления, первый выход которого соединен со входом распределителя импульсов, выход распределителя импульсов соединен со входом запоминающего устройства, выход которого соединен с первым 2входом формирователя двоичных эквивалентов, второй вход которого соединен с выходом регистра тетрады, а выход формирователя двоичных эквивалентов соединен с первым входом первого сумматора. Кроме того, он содержит переключатель эквивалентов, дешифратор, девять элементов И 21.Недостатком этого преобразователя также является относительно большой объем аппаратуры. 10 Цель изобретения - упрощение преобразователя,Это достигается тем, что преобразовательсодержит второй регистр сдвига, второй сумматор, три элемента И, два элемента задержки и элемент ИЛИ, выход которого соединен со входом первого регистра сдвига, выход первого регистра сдвига через первый элемент задержки соединен со вторым входом первого сумматора, выход которого соединен с первым входом второго сумматора и через первый элемент И и второй элемент задержки - со вторым входом второго сумматора, второй, третий и четвертый выходы блока управления соответственно соединены с первыми входами первого, второго и третьегоэлементов И, выход второго сумматора соединен с вторыми входами второго и третьего элементов И, выходы которых соответственно соединены с входом второго регистра сдвига и первым входом элемента ИЛИ, второй вход которого соединен с выходом второго регистра сдвига.На чертеже представлена структурнаясхема преобразователя двоично-десятичногокода в двоичный код.Схема преобразователя содержит управляющую шину 1, блок 2 управления,распре а делитель 3 импульсов, первый, второй, третий элементы 4 - 6 И, запоминающее устройство 7, формирователь 8 двоичных эквивалентов, информационную шину 9, регистр 10 тетрады, первый и второй сумматоры 11, 12 элементы 13 и 14 задержки (на два и один такт соответственно), элемент 15 ИЛИ, первый и второй регистры 16, 17 сдвига, выходные шины 18,Управляющая шина 1 соединена со входом блока 2 управления, который управляетработой всего устройства в целом. Первыйвыход блока 2 управления соединен со входом распределителя 3 импульсов для выработки распределенных импульсов, Второй выход блока 2 управления соединен с первым входом первого элемента 4 И для передачи смещенной информации при отсутствии признака последнего цикла. Третий выход блока2 управления соединен с первым входом второго элемента 5 И для передачи двоичной дроби. Четвертый выход блока 2 управленияподключен к первому входу третьего элемента 6 И для передачи целых двоичных чисел. Выход распределителя 3 импульсов соединен со входом запоминающего устройства 7 длясчитывания последовательным кодом хранимых в нем двоичных эквивалентов младших З 5 разрядов тетрад, Выход запоминающего устройствасоединен с первым входом формирователя 8 двоичных эквивалентов. Информационная шина 9 соединена со входом регистра 10 тетрады для занесения преобразуемой тетрады. Выход регистра 10 тетрады40 подключен ко второму входу формирователя 8 двоичных эквивалентов для управления формированием двоичного эквивалента тетрады. Выход формирователя 8 двоичных эквивалентов соединен с первым входом пер- м вого двоичного сумматора 11 для подачи двоичного эквивалента преобразуемой тетрады. Выход первого двоичного сумматора 11 подключен к второму входу первого элемента 4 И и первому входу второго двоичного сумматора 12 для подачи информации "ф со сдвигом на два разряда и без сдвига. Выход первого элемента 4 И соединен со входом первой линии задержки, обеспечивающей смещение двоичной информации на две позиции влево в сторону старших разрядов. Выход первой линии 13 задержки подключен ко второму входу второго двоичного сумматора 12. Выход второго двоичного сумматора 12 соединен со вторыми входами второго и третьего элементов 5, 6 И. Вьход второго элемента 5 И через первый регистр 16 сдвига подключен к первому входу элемента 15 ИЛИ для передачи двоичной дроби. Выход третьего элемента 6 И соединен со вторым входом элемента 15 ИЛИ для передачи целого двоичного числа, Выход элемента 15 ИЛИ соединен через второй регистр 17 сдвига со вторым элементом 14 задержки, служащего для согласования во времени информации, поступающей на выходы первого двоичного сумматора 11. ВМ- ходы первого и вгорого регистров 16, 17 сдвига подключены к выходным шинам 18, являющихся выходом устройства. Сумматор 12 выполнен с запоминанием суммы.Преобразование осуществляется по схеме Горнера в соответствии с,выражением:А г= (Т а 101010+ Т г 10 ) 1010++Т 10-) 1010.+Т,10+где Аг - искомое, двоичное целоеили дробное число;1 - число разрядов двоичнодесятичного числа;1 ф), 1,0 для целого числа;-1.;,б),- для правильной дроои;1 ф.М.,0,-12-.6-0;с для смешанного числа;Т, =- 1,2,39 десятпчная цифра;10- - двоичный эквивалент, соответствующий значению единицы самого младшего разряда двоично-десятичного числа. В режиме преобразования двоично-десятичной дроби преобразователь реализует приведенное выражение следующим образом. В регистр 1 О тетрады по информационной шине 9 последовательно одна за другой, начиная со старшей, поступают тетрады преобразуемой дроби. Одновременно с каждой тетрадой по управляющей шине 1 в блок 2 управления гюступает синхроимпульс, задающий сгарт-стопный режим работы устройства. Блок 2 управления вырабатывает сигналы, ооеспечивающие работу всего устроиства в целом и запускает распределитель 3 импульсов, вырабатывающий импульсы, число которых обусловлено разрядностью искомого двоичного числа. Из запоминающего устройства 7 считывается последовательным кодом двоичный эквивалент вида 101, соответствующий младшему разряду самой младшей тетрады преобразуемого числа и поступает на первый вход формирователя 8 двоичных эквивалентов. Управление формированием двоичного эквивалента тетрады обеспечивает регистр 10 тетрады, содержимое которого поступает на второй вход формирователя 8 двоичных эквивалентов, Формирователь 8 двоичных эквивалентов выполнен с запоминанием. Двоичный эквивалент тетрады последовательным кодом поступает на первый вход первого двоичного сумматора 11 и суммируется с информацией, поступающей на второй вход сум 734670матора (в первом цикле с нулем). Результат суммы поступает на первый вход второго сумматора 12 и второй вход первого элемента 4 И, обеспечивающего прохождение информации во всех циклах кроме последнего (1-того). Управление прохождением информации осуществляет блок 2 управления, со второго выхода которого на первый вход первого элемента 4 И поступает необходимый сигнал. С выхода первого элемента 4 И информация поступает на первый элемент 13 задержки, смещающий ее на две позиции в сторону старших разрядов (в данном случае влево). Смещенная информация с выхода первого элемента 13 задержки поступает на второй вход второго сумматора 12, суммируясь с информацией, поступающей на первый его вход. Первый элемент 4 И и первый элемент 13 задержки образуют кольцо сдвига, которое вместе с вторым двоичным сумматором является умножителем на 1010. Второй двоичный сумматор 12 выполнен с запоминанием, Полученный результат поступает на вторые входы второго и третьего элементов 5 И,6 И. Но информация появится лишь на выходе второго элемента 5 И, так как на его первый вход из блока 2 .управления выдается признак преобразования двоично-десятичной дроби, Далее информация циркулирует по большому кольцу, образованному первым и вторым регистрами 16, 17 сдвига, элементом 15 ИЛИ и элементом 14 задержки. На этом цикл преобразования первой тетрады заканчивается. Для преобразования оставшихся тетрад двоично-десятичного числа необходимо повторить 1 - 1 цикл преобразования, каждый из которых состоит из формирования двоичного эквивалента цифры, сложения его с содержимым регистров 16 и 17, умножения суммы на 1010 (кроме последнего цикла) и записи результата. Искомая двоичная дробь снимается параллельным кодом с выходом первого и второго регистров сдвига на выходные шины 18.В табл. 1 рассматривается преобразование двоично-десятичной дроби 0,975.Преобразование целых чисел производится аналогично преобразованию дробных двоично-десятичных чисел. Отличие заклю 1 о чается лишь в том, что результат умножения на 1010 циркулирует по малому кольцу, состоящему из третьего элемента 6 И, элемента 15 ИЛИ, регистра 16 сдвига и второго элемента 14 задержки. Управление в этом случае производит признак преобразования целых чисел, поступающий с четвертого выхода блока 2 управления на второй вход третьего элемента 6 И.В табл. 2 представлено преобразованиечисла 975.щ В первом столбце (табл. 1 и 2) указанномер цикла, во втором вид операции, в третьем номер такта и номер разряда первого и второго регистров сдвига, объединенных в один регистр. Строка, обозначенная Ф и Рг указывает содержимое формирователя 8 двоичных эквивалентов и первого и второго регистра 16 и 17 соответственно.Запоминающее устройство известногопреобразователя для хранения двоичных эквивалентов 1 целых и дробных разрядов содержит п=21 ячеек, эапоминающее устройство предлагаемого преобразователя п=2 ячеек. Таким образом, предлагаемый преобразователь позволяет сократить емкость памяти запоминающего устройства в 1 раз.734670 Таблица 1 Такты Вид операции Цикл 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 Разряды 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 О 0 0 О 0 0 0 0 0 1 0 0 0001100010 О О 0 0 0 0 0 1 0 0 0 О 0 110001000 0 0 0 0 0 0 0 0 1 0 О 1 0 0 1 101110010 0 О 0 0 0 0 1 О О 1 0 0 1 1 011100 10 0 0 0 0 0 0 0 0 0 0 0 0 0 00000 0000 О 0 0 0 0 01 0 0 1 0 0 1 10111 ОО 10 0 0 0 0 1 00 1 0 0 1 1 0 1 1100 1 0,009 ф С,м 11 См 12 00000101110000100111010 0 0 0 1 О 1 1 1 0 0 0 0 1 0 01 1 1 01 0,09 Р 0000000000010000011000100000000001000001100010 0 0 0 0 0 0 0 0 1 0 0 О 0 01 1 0 0 01 0,007 ф 0 0 0 0 О 0 0 0 0 1 1 1 0 0 1 01 0 1 0111 0 0 0 0 0 0 0 0 1 1 1 0 0 1 01 0 1 0 11 10 0 0 О 0 1 0 11 1 0 0 0 0 1 0 01 1 1 01 00 0,097 м 11734670 12 формула изобретения Составитель М. Аршавский Редактор О. Колесникова Техред К. Шуфрич Корректор Н. Степ Заказ 2221/11 Тираж 751 Подписное ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий13035, Москва, Ж - -35, Раушская наб., д. 4/5 Филиал ППП Патент г. Ужгород, ул. Проектная, 4Преобразователь двоично-десятичного кода в двоичный код, содержащий регистр тетрады, распределитель импульсов, запоминающее устройство, формирователь двоичных эквивалентов, первый сумматор, первый регистр сдвига и блок управления, первый выход которого соединен со входом распределителя импульсов, выход которого соединен со входом запоминающего устройства, выход которого соединен с первым входом формирователя двоичных эквивалентов, второй вход которого соединен с выходом регистра тетрады, а выход формирователя двоичных эквивалентов соединен с первым входом первого сумматора, отличающийся тем, чтоо, с целью упрощения преобразователя, он содержит второй регистр сдвига, второй сумматор, три элемента И, два элемента задержки и элемент ИЛИ, выход которого соединен со входом первого регистра сдвига,выход которого через первый элемент задержки соединен со вторым входом первогосумматора, выход которого соединен с первым входом второго сумматора и через первый элемент И и второй элемент задержки5 со вторым входом второго сумматора, второй, третий и четвертый выходы блока управления соответственно соединены с первымивходами первого, второго и третьего элементов И, выход второго сумматора соединен совторыми входами второго и третьего элемен 4 ф тов И, выходы которых соответственно соединены с входом второго регистра сдвига ипервым входом элемента ИЛИ, второй входкоторого соединен с выходом второго регистра сдвига,Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР331382, кл. 6 06 Р 5/02, 1971.2, Авторское свидетельство СССР473 179, кл. б 06 г 5/02, 1973.