Электронная вычислительная машина с прямым доступом в память

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 06 Р 15 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТПРИ ГКНТ СССР БРЕТЕНИЯг АНИЕ И ЕЛ ОРСКО Изобретение относится к вычислитель- МОНТАЖНОЕ ЙЛИ и соединенй с входами, Я ной технике, в частности к системам обра- . управления записью М блоков памяти, выботки информации: .:ход признака обращения к памяти операционИзвестная электронная вычислитель-ного блока и контроллера прямого доступа в ная машина с прямым доступом в память память объединены через МОНТАЖНОЕ содержит операционный блок, контроллер ИЛИ и соединены с входами запуска М блопрямого доступа в память, М блоков памяти,: ков управления памятью, выход подтверждеблок ввода вывода, М блоков управления"ния выборки контроллера прямого доступа памятью, причем выход подтверждения соединен с входом подтверждения блоки- блокировки операцйонного блоке соединен . ровки операционного блока и с входами эадас входом разрешения работы контроллера- ния режима М блоков управления памятью, прямого доступа в память, выход управле- информационныйвхад-выходоперационнония вводом операционного блока и выход го блока через информационную шину соеуправления чтением иэ памяти контроллера. динен с информационным выходом конт- прямого доступа в память объединены че- роллера прямого доступа в память и с перреэ монтажное ИЛИ и соединены с входами вцми информационными входами-выхода- управления чтением М блоков памяти и с ми М блоков управления памятью, выход первйми входами задания режимов М бло- требованйя передачи блока ввода-вывода ков управления памяти, выход управлейия соединен с входом требования блокировки выводом операционного блока и выхрд уп-операционного блока, выход кода операравления записью в память контроллера пря- ции, тактовый выход и выход запуска пере- мого доступа в память объединены через дачй блока ввода-вывода соединены с 1 2(21) 4840889/24: - повышение быстродействия. Электронно- (22) 19,06,90 . . вычислительная машина содержит операци- (46) 30.07,92. Бюл, М 28: . онйый блок, контроллер прямого доступа в 71) Ленинградское научно-производствен память, М блоков памяти, узел связи с устное объединение "Электронмаш" ройствами ввода-вывода, М блоковуправле- (72) В,И.Потайенко, .:,: .ния памятью, причем контроллер прямого (56) Авторское свидетельство СССР : доступа в память содержит шинный форми- ЛЬ 1522940, кл, 6 06 Р 15/00; 15/16, 1988. рователь, четыре элемента НЕ, пять триггеров, два элемента И-НЕ и два элемента И, (54) ЭЛЕКТРОННАЯ ВЫЧИСЛИТЕЛЬНАЯ Введение в блок управления памятью уст- МАШИНА С ПРЯМЫМ ДОСТУПОМ В ПА- . ройства счетчика адреса, триггера, двух эле- МЯТЬ., ментов И-НЕ, одновибратора и элемента (57) Изобретение относится к вычислитель-НЕ позволяет исключить множество операной технике, в частности к системам обра- ций эайесения адреса при обмене массиваботки информации. Цель изобретения - ми информации с памятью ЭВМ. 6 ил.блоков памяти и одноименными выходами операционного блока и контроллера прямого доступа в память.2. Машина по п,1, от.л ич а ющая с я . тем, что блок управления памятью содержит триггер, одновибратор, трй элемента И-НЕ; четыре элемента НЕ, элемент И. регистр, счетчик, узел сравнения, два шинных формирователя, вход адреса блока соединен с информационными входами регистра и счетчика, первый вход-выход данйых блока соединен с первым информационным входом-выходом первого шинного Формирователя, второй информационный вход-выход которого соединен с первым информационным входом-выходом второго шинного формирователя и является вторым входом-выходом данных блока, второй информационный вход-выход второго формирователя является третьим входом-выходом данных блока, вход признака "Подтверждение выборки" блока соединен с входом первого элемента НЕ и первым входом первого элемента И-НЕ, выход которого соединен с первым входом элемента И и первым входом одновибратора, выход которого соединей с первймй вхбдами второго и третьего элементов И-НЕ, выходы которых соединены соответственно с прямым и обратным счетными входами счетчика, информационный выход которого является выходом адреса блока, выход пер вого элемента НЕ соединен с первым коммутируюЩим входом первого шинного Формирователя и через второй элемент НЕ с первым коммутирующим входом второго шинного формирователя, вторые коммути рующие входы первого и второго шинныхформирователей соединены с выходом элемента И, вход признака "Ввод" блока .через третий элемент НЕ соединен с вторым входом элемента И и входом сброса тригге ра, прямой и инверсный выходы. которогосоединены с вторыми входами второго и третьего элементов И-НЕ соответственно, вход признака "Вывод" блока через четвертый элемент НЕ соединен с входом установ ки триггера, вход признака обращения к. памяти соединен с входами синхронизациирегистра и счетчика, вход строба блока соединен с вторым входом одновибратора, выход регистра - с первым входом узла 25 сравнения, первый вход которого являетсявходом номера блока, выход узла сравнения соединен с вторым входом первого элемента И-НЕ.1751776фиа 6Составитель В, Потапенко едактор О. Спесивых Техред М.Моргентал . Корректор Л. Фил каз 2693 Тирам: Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ С113035, Москва, Ж-ЗБ, Раушская наб 4/5Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101соединен с входом четвертого элемента НЕ и с первым входом второго элемента И, выодноименными входами контроллера прямого доступа в память, информационный вход и выход признака окончания передачи которого соединены с одноименными выходом и входом блока ввода-вывода, М информационные входы-выходы которого соедйнены с вторыми информационными входами-выходами М блоков управления памятью, выходы идентификации памяти, информационные выходы и третьи инфор мационные входы-выходы которых соединены соответственно с входами выборки, адресными входами и информационными входами-выходами М блоков памяти, причем контроллер прямого доступа в память 1 содержит шинный формйрователь; четыре элемента НЕ, пять триггеров, два элемента И-НЕ и два элемента И, причем первые информационные вход и выход контроллера соединены соответственно с информационным вхОдом и выходом шинного формирователя, вход выборки которого соединен с выходом первого элемента НЕ и с выходом подтверждения выборки контроллера, .вход разрешения работы которого соединен с входами установки в единицу с первого по третий триггеров и с входами установки в ноль четвертого и пятого триггеров и с входом первого элемента НЕ, инверсный выход первого триггера соединен с входом второго элемента НЕ, выход которого соединен с выходом признака обращения к памяти контроллера, выход признака окончания передачи которого соединен с выходом первого элемента. И-НЕ, первый вход которого соединен с выходом пятого тритгера, синхровходы с первого по третий и пятого триггеров соединены с тактовым входом контроллера, вход запуска которогосоединен с входом третьего элемента Н Е, выход которого соединен с первым входом второго элемента И-НЕ, выход которого соединен с информационным входом первого триггера, прямой вьход которого соединен с вторыми входами первого и второго элементов И - НЕ, и информационным входом второго триггера, выход которого соединен с третьими входами первого и второго элементов И-НЕ, с входом установки в единицу четвертого триггера и с информационным входом третьего триггера, прямой выход которого соединенс четвертымй входами первого и второго элементов И-НЕ и с синхровходом четвертого триггера, выход которого соединен с первымвходом первого элемента И, Ьторой вход и выход которого соединен соответственно с выходом четвертого элемента НЕ и свыходом управления чтением из памяти контроллера; вход кода операции которого ход которого соединен с выходом управления записью в памяти контроллера,5 инверсный выход третьего триггера соединен с информационным входом пятого триггера и вторым входом второго элемента И, причем каждый блок управления памятью содержит три элемента НЕ, два шинных формирователя, два регистра, схему сравнения, элемент И, элемент И-НЕ, причем вход запуска блока соединен с синхровходом регистра, информационные входы которого соединены с первым информационным входом-выходом блока и с первым информационным входом-выходом первого шинного формирователя, вход выборки которого соединен с выходом первого и с входом второго элемента НЕ, выход которого соединен с входом выборки второго шинного формирователя,первый информа-20 ционный вход-выход которого соединен с вторым информационным входом-выходом блока, третий инфбрмационный вход-выход котОрого соединен с вторыми информационными входами-выходами первого и 25 второго шинных формирователей, входы управления направлением передачи которых соединены с выходом элемента И, первый вход которого соединен с выходом элемента И-НЕ и с выходом индентификации памяти блока, первый вход задания режима которого соединен с входом третьего 30 элемента НЕ, выход которого соединен с вторым входом элемента И, второй вход задания режима блока соединен с входом 35 первого элемента НЕ и с первым входом элемента И-НЕ, второй вход которого соединен с выходом схемы сравнения, первый 40 и второй информационные входы которого соединены соответственно с входом номера секции памяти блока и с выходом первого регистра, выход второго регистра соединен с информационнйм выходом блока 45 позволяет производить обработку информации. Недостатком устройства является низкое быстродействие ввиду выполнения множества операций занесения адреса при обмене с памятью ЭВМ массивами инфор 50 мации Целью изобретения является повышение быстродействия при обмене массивами информации с памятью ЭВМ. Поставленная цель достигается тем, что операционный блок, контроллер прямого доступа в память, М блоков памяти, блок ввода-вывода, М блоков управления памятью; причем выход подтверждения бло 55 в электронную вычислительную машину с прямым доступом в память, содержащуюОРОГО СОЕДИНЕН С ВХОДЯМИ УСГЭНОНнн В ЕДИ- ницу с первого по третий трип еров и с вхо.ами установки в ноль четвертог о и пятого триггеров и с входом первого элемента НЕ, инверсный выход первого триггера соеди нен с входом элемента НЕ, вцход которого соединен с выходом признака обрагцения к памя 1 и контроллера, выход признака окончания передачи которого соединен с выходом первого элемента И-НЕ, первый вход которого соединен с выходом пятого триггера, синхровходы с первого по третий и пятого триггеров соединены с тактовым входом контроллера, вход запуска которого соединен с входом третьего элемента НЕ, выход которого соединен с первым входом второго элемента И-НЕ, выход которого соединен с информационным входом первого триггера, прямой выход которого соединен с вторыми входами первого и второго элементов И - НЕ и информационным входом второго триггера, выход которого соединен с третьими входами первого и второго элементов ИНЕ, с входом установки в единицу четвертого триггера и с информационным входом третьего триггера, прямой выход которого соединен с четвертыми входами первого и второго элементов И-НЕ и с синхровходом четвертого триггера, выход которого соединен с первым входом йервого элемента И, второй вход и выход которого соединены Соответственно с выходом четвертого элемента НЕ и с выходом управления чтением из,памяти контроллера, вход кода операции которого соединен с входом четвертого элемента НЕ и с первым входом второго элемента И, выход которого соединен с выходом управления записью в память контроллера, инверсный выход третьего триггера соединен с информационным входом пятого триггера и вторым входом второго элемента И, причем каждый блок управления памятью содержит три элемента НЕ, два шинных формирователя, регистр, схему сравнения, элемент И, элемент И - НЕ. причем вход запуска блока соединен с синхровходом регистра, информационные входы которого соединены с первым информационным входом выходом блока и с первым информационным входом-выходом первого шинного формирователя, вход выборки которого соединен с выходом первого и с входом второго шинного формирователя, первый информационный вход-выход которого соединен с вторым информационным входом-выходом блока, третий информационный вход-выход которого соединен с вторыми информационными входами-выходами первого и второго шинных формирователей, входы управления направлением передачи которых соекировки операционного блока соединен со . твходом разрешения работы контроллерапрямого доступа в память, выход управле- дния вводом операционного блока и выходуправления чтением из памяти контроллера 5прямого доступа в память объединены че-рез МОНТАЖНОЕ ИЛИ и соединены с входами управления чтением М блоковпамяти и с первыми входами задания режимов М блоков управления памятью, выход управления выводом операционногоблока и выход управления записью в памятьконтроллера прямого доступа в память объединены через МОНТАЖНОЕ ИЛИ и соединены с входами управления записью М 15блоков памяти, выходы признака обращенык памяти операционного блока и контроллера прямого доступа в память объединенычерез МОНТАЖНОЕ ИЛИ и соединены свходами запуска М блоков управления 20памятью, выход подтверждения выборкиконтроллера прямого доступа соединен свходом подтверждения блокировки операционного блока и с входами задания режима Мблоков управления памятью, информационный вход-выход операционного блока черезинформационную шину соединен с информационным выходом контроллера прямогодоступа в память и с первыми информаци-онными входами-выходами М блоков управления памятью, выход требования передачиблока ввода-вывода соединены с входомтребования блокировки операционногоблока, выход кода операции, тактовый выход и выход запуска передачи блока вводавывода соединены с одноименнымивходами контроллера прямого доступа в память, информационный вход и выход признака окончания передачи которогосоединены с одноименными выходом и входом блока ввода-вывода, М информационные входы-выходы которого соединены свторыми информационными входами-выходами М блоков управления памятью, выходыидентификации памяти, информационные 45выходы и третьи информационные входывыходы которых соединены соответственнос входами выборки, адресными входами иинформационными входами-выходами Мблоков памяти, причем контроллер прямого 50доступа в память содержит шинный формирователь, четыре элемента НЕ, пять триггеров, два элемента И-НЕ и два элемента И;причем первые информационные вход ивыход контроллера соединены соответственно с информационным входом и выхо-.дом шинного формирователя, вход выборкикоторого соединен с вцхоом первого элемента НЕ и с выходом подтверждения выборкиконтроллера; вход разрешения работы ко.510 15 динены с выходом элемента И,первый вход которого соединен с выходом элемента ИНЕ и с выходом идентификации памяти блока, первый вход задания режима которого соединен с входом третьего элемента НЕ, выход которого соединен с вторым входом элемента И, второй вход задания режима блока соединен с входом первого элемента НЕ и с первым входом элемента И - НЕ, второй вход которого соединен с выходом схемы сравнения, первый и второй информационные входы которой соединены соответственно с входом номера секции памяти блока и с выходом регистра, согласно изобретению введены в блок управления памятью счетчик адреса, триггер, два элемента И-НЕ, одновибратор и элемент НЕ, причем в устройстве входы управления записью. М блоков памяти соединены с третьими входами задания режима М блоков управления памятью, стробирующие входы которых соединены с соответствующими выходами М блоков памяти, причем в каждом блоке управления памятью выход счетчика адреса соединен с информационным выходом блока, третий вход задания режима которого соединен с входом четвертого элемента НЕ, выход которого соединен с входом установки в единицу триггера, вход установки в ноль которого соединен с первым входом элемента И, прямой и инверсный выходы триггера соединены с первыми входами второго и третьего элементов И-НЕ соответственно, выходы которых соединены со входами автоувеличения и автоуменьшения соответственно счетчика адреса, вход синхронизации которого соединен с синхровходом регистра, информационные входы которого соединены с информационными входами счетчика адреса, вторые входы второго и третьего элементов И-НЕ соединены с информационными входами счетчика адреса, вторые входы второго и третьего элементов И-НЕ соединены с выходом одновибратора, входы управления которого являются стробирующим входом блока, вход синхронизации одновибратора соединен со вторым входом элемента И.На фиг.1 приведена структурная схема электронной вычислительной машины (ЭВМ); на фиг.2 - структурная схема блока управления памятью, на фиг.З - структурная схема контроллера прямого доступа к памяти (ПДП); на фиг.4- структурная схема блока памяти; на фиг.5 - структурная схема операционного блока; на фиг.б - сопоставйтельные диаграммы циклов обмена прототипа и заявляемого устройства,На фиг,1 обозначены операционный блок 1; контроллер 2 прямого доступа в па 20 25 30 35 40 45 50 55 мять; блоки Зо."Зт управления памятью; блоки памяти 4 О.4 п (например, набор ОЗУ типа 537 или аналогичные); узел 5 связи с устройствами ввода-вывода (аналогично указанному в прототипе); линия 6 сигнала подтверждения выбора (ПВ); шина 1 "Адрес/данные"; линия 8 сигнала требования блокировки (прямого доступа - ТПД); линия 9 сигнала подтверждения блокировки (прямого доступа - ППД); группа 10 входных линий сигналов (" Запуск" - сигнал запуска передачи; "Гн" - тактовая частота; "КОД" - код операции); линия 11 сигнала окончания передачи (ОТВ); шина 12 "данные от ВУ"; шина 13 "Адрес от ВУ"; шина 14 "Данные"; линия 15 сигнала "Ввод"; шина 16 "Адрес"; линия 17 сигнала "Выборка"; линия 18 сигнала признака обращения к памяти("СИА"); линия 19 сигнала "Вывод"; линия 20 сигнала "Строб".На фиг.2 обозначены четвертый элемент НЕ 21 (серия 155, 133, 555 или аналогичная); триггер 22; одновибратор 23 (например, 158 АТ 1 или аналогичный); второй и третий элементы И-НЕ 24, 25 (серия 133, 155; 555 или аналогичные); регистр 26 номера секции (155 ИР 1 или аналогичный); счетчик 21 адреса ячейки памяти (155 ИЕ 7 или аналогичный); третий элемент НЕ 28; схема 29 сравнения (например, 530 СП 1 или аналогичный); элемент И 30 (серия 155, 555 или аналогичный); первый и второй элементы НЕ 31, 32; первый элемент И-НЕ 33 (серия 155, 555 или аналогичные); шинные .формирователи 34, 35 (589 АП 16, 26 или аналогичные); вход 36 номера секции.На фиг,З обозначены третий элемент НЕ 37; второй элемент И-НЕ 38; триггеры 38,43; второй элемент И 44; четвертый и первый элемент НЕ 45, 46; шинный формирователь 47; второй шинный элемент НЕ 48; первый элемент И-НЕ 49; первый элемент И 50; линия 51 сигнала "Запуск"; линия 52 сигнала Гвн; линия сигнала 53 "Код операции".На фиг.З обозначены элемент И-НЕ 54; элемент НЕ 55; элемент И-НЕ 56, 57; оперативное запоминающее устройство 58.На фиг,5 обозначены триггер 59; процессор 60 (например, М 2 из состава "Электроника 60"); элемент И-НЕ 61; элемент 62 задержки (набор элементов НЕ или конденсатор и резистор с определенной т задержки); элемент НЕ 63; линия 64 сигнала подтверждения прямого доступа (ППД 1); линия 65 сигнала ответа (СИП).На фиг,б обозначены временные отрезки 66 циклов обмена прототипа; временные отрезки 67 циклов обмена заявляемого устройства; отрезок времени Тд для передачи1751776 5 10 20 9адреса ячейки памяти: отрезок времени Тд для передачи или приема данных в/из памяти,Временные диаграммы работы ЭВМ с прямым доступом в память приведены в описании прототипа на фиг,6,Электронная вычислительная машина с прямым доступом памяти (фиг.1) содержит операционный блок 1, контроллер прямого доступа в память 2, М блоков памяти 404 П, блок ввода-вывода 5, М блоков управления памятью ЗЗп и ричем выход 9 подтверждения блокировки операционного блока 1 соединен с входом разрешения работы контроллера 2.прямого доступа в память, выход 15 управления вводом операционного блока 1 и выход управления чтением из памяти контроллера 2 прямого доступа в память объединены через МОНТАЖНОЕ ИЛИ и соединены с входами управления чтением М блоков 44 П памяти и с первыми входами задания режимов М блоков управления памятью ЗЗП 1, выход 19 управления выводом операционного блока 1 и выход управления записью в память контроллера 2 прямого доступа в пзмять объединены через МОНТАЖНОЕ ИЛИ и соединены с входами управления записью М блоков памяти 40 4 щ и с третьими входами задания режимов М блоков управления па мятью З,Зп, выходы 18 признака обращения к памяти операционного блока 1 и контроллера 2 прямого доступа в память обьединены через МОНТАЖНОЕ ИЛИ и соединены с входами запуска М блоков управления памятью 30."Зт, вцход подтверждения выборки 6 контроллера прямого доступа 2 соединен с входом подтверждения блокировки операционного блока 1 и с входами задания режима М блоков управления памятью 33 п, информационный вход-выход 7 операционного блока 1 через информационную шину соединен с информационным выходом контроллера 2 прямого доступа в память и с первыми информационными входами-выходами М блоков управления памятью 3,3 п 1, выход требования 8 передачи блока вводавцвода 5 соединен с входом требования блокировки операционного блока 1, выход кода операции 53, тактовый выход 52 и выход запуска 51 передачи блока ввода-вывода 5 соединены с одноименными входами контроллера прямого доступа в память 2, информационный вход 13 и выход 11 признака окончания передачи которого соединены с одноименными выходом и входом блока 5 ввода-выводя, М информационные входы-выходы 12 которого соединены с вторыми информационными входами/выходами М блоков управления памятью 3.3, выходы 17 идентификации памяти 4, информационные 16 выходы и третьи информационные входы-выходы 14 которых соединены соответственно с входами выборки, адресными входами и информационными входами-выходами М блоков памяти 44 стробирующие выходы 20 которых соединены с соответствующими входами М блоков управления памятью 30.3 . причем контроллер прямого доступа в память 2 содержит шинный формирователь 47, четыре элемента НЕ 37, 45, 46, 48, пять триггеров 3943,. два элемента И-НЕ 38, 49 и два элемента И 44, 50, причем первые информационные вход 13 и выход 7 контроллера 2 соединены соответственно с информационным входом и выходом шинного формирователя 47, вход выборки которого соединен с выходом первого элемента НЕ 46 и с выходом 6 подтверждения выборки контроллера 2, вход 9 разрешения работы которого соединен с входами Я установки в единицу с первого по третий триггеров 25 39 - 41 и с входами установки в ноль й четвертого 43 и пятого 42 триггеров и с вхо- дом первого элемента НЕ 46, инверсный выход б первого триггера 39 соединен с входом второго элемента НЕ 48, выход ко торого соединен с выходом 18 признакаобращения к памяти контроллера 2, выход 11 признака окончания передачи которого соединен с выходом первого элемента ИНЕ 49, первый вход которого соединен с 35 выходом О пятого триггеров 42, синхровходы С с первого по третий 3941 и пятого 42 триггеров соединены с тактовым входом 52 контроллера 2, вход запуска 51 которого соединен с входом третьего элемента Н Е 37;40 выход которого соединен с первым входомвторого элемента И - НЕ 38, выход которого соединен с информационным О входом первого триггера 39, прямой выход О которого соединен с вторым входом первого 49 45 и второго 38 элементов И - НЕ, и информационным входом О второго триггера 40, выход "0" кото рого соединен с третьими входами первого 49 и второго 38 элементовИ - НЕ, входом установки в единицу Я чет вертого триггера 43 и с информационнымвходом О третьего 41 триггера, прямой выход "0" которого "оединен с четвертыми входами первого 49 и второго 38 элементов И-НЕ и с синхровходом С четвертого 55 триггера 43, выход "0" которого соединенс первым входом первого элемента И 50, второй вход и выход которого соединены соответственно с выходом четвертого элемента НЕ 45 и с выходом 15 управления чтением из памяти контроллера 2, вход 53510 15 20 25 30 35 40 45 50 кода операции которого соединен с входом четвертого элемента НЕ 45 и с первым входом второго 44 элемента И, выход 19 которого соединен с выходом управления записью в память контроллера 2, инверсный выход 0 третьего триггера 41 соединен с информационным входом 0 пятого 42 триггера и вторым входом второго элемента И 44, причем каждый блок управления памятью 3 содержит четыре элемента НЕ 21, 28, 31, 32, два шинных формирователя 34, 35, регистр 26, схему сравнения 29, элемент И 30, три элемента И - НЕ 24, 25, 33, триггер 22, одновибратор 23, счетчик адреса 27, причем вход запуска 18 блока соединен с синхровходами С регистра 26 и счетчика 27, информационные входы которых соедине- ны с первым информационным входом-выходом 7 блока и с первым информационным входом-выходом первого 34 шинного формирователя, вход выборки которого соединен с выходом первого 31 и с входом второго 32 элемента НЕ, выход которого соединен с входом выборки второго 35 шинного формирователя, первый информационный вход-выход 12 которого соединен с вторым информационным входом-выходом блока 3; третий информационный вход-выход 14 которого соединен с вторыми информационными входами-выходами первого 34 и второго 35 шинных формирователей, входы управления направлением передачи которых соединены с выходом элемента И 30. первый вход которого соединен с выходом элемента И-НЕ 33 и с выходом 17 идентификации памяти блока, первый вход 15 задания режима второго соединены с входом третьего элемента НЕ 28, выход которого соединен с вторым входом элемента И 30, второй вход 6 задания режима блока соединен с входом первого элемента НЕ 31 и с первым входом элемента И - НЕ 33, второй вход которого соединен с выходом схемы сравнения 29, первый 36 и второй информационные входы которой соединены соответственно с входом номера секции памяти блока и с выходом регистра 26, выход 16 счетчика адреса 27 соединен с информационным выходом блока. третий вход 19 задания режима которого соединен с входом элемента НЕ 21, выход которого соединен с входом установки в "1" триггера 22, вход установки в ноль В которого соединен с первым входом элемента И 30, прямой 0 и инверсный 0 выходы триггера 5 22 соединены с первыми входами второго 24 и третьего 25 элементов И-НЕ, соответвенно, выходы которых соединены с входами автоувеличения "+1" и автоуменьшения "-1", соответственно, сче 1 чика 27 адреса,вторые входы второго 24 и третьего 25 элементов И-НЕ, соединены с выходом 0 одновибратора 23, входы управления А, В которого являются стробирующим 20 входом блока, вход С сихронизации одновибратора 23 соединен с вторым входом элемента И 30.Работа ЭВМ происходит следующим образом.При программном обмене данные пере-даются по инициативе и под управлениемпрограммы в цикле "Вывод" или "Ввод", при этом контроллер 2 ПДП заблокирован пассивным уровнем сигнала на цепи 9 и невлияет на работу системыПри выполнении цикла "Вывод" происходит запись данных. передаваемых блоком 1 по шине 7 в блок 4 памяти, следующим образом. Блок 1 в адресной части цикла передается по шине 7 "Адрес-данные" адрес ячейки памяти, находящейся в одном из блоков 4. Этот адрес условно можно считать состоящим из двух частей: старшая определяет адрес секции, младшая - адрес ячейкив секции. После установки адреса блока 1 снекоторой задержкой вырабатывает сигнал СИА по цепи 18 для запоминания адреса в регистре 26 и счетчике 27 адреса блоков управления памятью, После запоминания адреса адресуемый блок 3 передает с выхода счетчика 27 адрес ячейки по шине 16 "Адрес".Декодируя старшую часть адреса с регистра 21, схема 29 сравнения обеспечивает формирование сигнала 17 выборки, поступающего на вход соответствующего блока 4 памяти,Затем блох 1 снимает адрес с шины 7. помещает нэ эту шину данные и некоторой задержкой вырабатывает сигнал "Вывод",поступающий по линии 19 на входы блоков памяти, Данные проходят через шинные формирователи выбранного блока 3 управления на шину 14 "Данные" и поступают на информационные входы адресуемого блока 4 памяти. При этом обеспечивается запись информации в ячейку по адресу по стробирующему сигналу "Вывод". По сигналу "Вывод" на линии 19 в блоке 1 элементами 61- 63 формируется сигнал СИП цепь65). означающий, что данные приняты в память,При этом по заднему фронту сигнала "Вывод" счетчик адреса 27 увеличивает код своего состояния на единицу, определяя адрес следующей ячейки памяти 4,Процессор 60 по сигналу СМП очищает линию 19 и снимает данные с шины 7, при этом снимается сигнал СИП, Затем процесор снимает сигнал СИА. завершая цикл"Вывод". Задержка, вносимая элементами формирования сигнала СИП, должна превышать время, требуемое для записи информации в ОЗУ,При выполнении цикла "Ввод" происходит чтение данных иэ памяти; при этом адресная часть цикла с формированием сигнала выборки аналогична циклу "Вывод",После запоминания адреса в блоке 3 процессор снимает адрес с шины 7 и вырабатывает сигнал "Ввод", поступающий по линии 15 и сигнализирующий о том, что процессор готов принять данные из памяти,. По этому сигналу данные поступают из памяти по шине 14 через шинный формирователь 34 соответствующего блока 3 управления на шину 7, При этом в блоке 1 элементами 61-63 формируется сигнал СИП, сигнализирующий о том, что данные установлены на шине 7, При этом по заднему фронту сигнала "Ввод" счетчик адреса 27 уменьшает код своего состояния на единицу, определяя адрес следующей ячейки памяти 4.Процессор принимает данные и снимает сигнал "Ввод". При этом снимается сигнал СИП, затем снимается сигнал СИА, завершая цикл "Ввод", Временная задержка, вносимая элементами 61 - 73, должна превышать время считывания информации из ОЗУ 58 на шину 7,Изменение состояния счетчика 27 в циклах "Ввод" и "Вывод" происходит следующим образом,В программном режиме работы при отсутствии активных (низких уровней) сигналов на цепях 19 и 15 на входах В и Я триггера 22 присутствуют неактивные (низкие) уровни сигналов и триггер 22 находится в единичном или нулевом состоянии (триггер 22 реализован на элементах ИЛИ-НЕ). На выходе элемента И- НЕ ЗЗ, до начала адресного цикла, находится низкий уровень сигнала, который поступал на вход С элемента 23 запрещает его работу. В адресном цикле при появлении сигнала выборки на линии 17 на входе С элемента 23 появляется сигнал высокого уровня. При появлении сигнала "Ввод" или "Вывод" на линиях 15 или 19 соответственно триггер 22 устанавливается в нулевое или единичное состояние через элемент 24 или 25 на вход "+1" или " - 1" счетчика адреса 27, Одновибратор 23 формирует на выходе 0 импульс положительной полярности при переходе импульса на входе 20. с высокого на низкий уровень (задний фронт сигнала "Ввод" или "Вывод" ). В режиме приемного доступа к памятиконтроллером 2 ПДП осуществляется зах ва 1внутренней шины 7, Обмен данными в этомрежиме происходит без участия процессора5 и осуществляется за счет необходимого ко.личества циклов "Ввод" или "Вывод", формируемых контроллером 2 ПДП,При этом после захвата магистрали 7контроллер 2 ПДП обеспечивает передачу10 по ней адресной информации, поступающей по шине 13 от блока 5, а также передачусигналов "Ввод" и "Вывод" по линиям 15 и19, Данные от (к) блока 5 передаются одновременно по всем шинам 12 через блоки 315 от(к) блокам 4 памяти, обеспечивая необходимую разрядность информационногослова, превышающую при этом разрядность слова процессора, Чтение или за-пись данных из (в) ОЗУ 58 происходит эа20 время длительности сигналов "Ввод" или"Вывод",Блок 5 ввода-вывода при необходимости обмена данными вырабатывает сигналтребования прямого доступа к памяти25 (ТПД), который поступает по линии 8 в блок1. После завершения текущего цикла обмена по линии 7 блок 1 вырабатывает сигналпредоставления доступа к памяти (ППД), поступающий по линии 9 в контроллер 2 ПДП,30 Контроллер 2 ПДП в ответ вырабатываетсигнал подтверждения (ПВ) по линии 6, блокируя блок 1После поступления сигнала "Запуск" полинии 51 шины 10 от блока 5 контроллер35 выполняет требуемые циклы передачи данных аналогично описанным операциям"Ввод" и "Вывод" за исключением того, чтов адресной части цикла производится выдача импульсного сигнала СИА по цепи 18 и40 осуществляется одновременная выборкавсех блоков 4 памяти сигналом ПВ по линии6. Это позволяет осуществлять одновременное обращение к ячейкам, расположеннымв различных блоках памяти,45 Физически адреса ячеек в каждом блокеимеют одно и то же назначение адреса, запоминаемое в регистрах 26 и счетчиках 27блока 3.При снятии сигнала ТПД блоком 5 блок50 1 снимает с линии 9 сигнал ППД. В результате контроллер 2 ПДП отключается от ши-ны 7, линий 15, 18 и 19 управления, снимаетсигнал ПВ с линии 6 и блок 1 возобновляетсвою работу в программном режиме.55 Рассмотрим работу узлов, входящих вЭВМ,Операционный блок 1 работает следующим образом, При поступлении активного(низкого) уровня сигнала по цепи 8 ТПД процессор завершает текущий канальный цикл5 10 15 формирователем 35) 30 40 45 50 и формирует сигнал низкого активного уровня в цепи 64, ППД 1, подаваемый на вход установки в "1" триггера 59, при этом на входе установки в "0" триггера - пассивный (низкий) уровень сигнала. Триггер 59 устанавливается в единичное состояние, при этом с выхода триггера снимается сигнал высокого уровня (ППД), подаваемый из блока 1 в контроллер 2 ПДП по цепИ 9,Контроллер в ответ на сигнал ППД формирует сигнал низкого уровняпо цепи 6 ПВ, удерживая процессор в состоянии ожидания и осуществляя выборку блоков памяти; При снятии сигнала низкого уровня по цепи 8 ТПД триггер 59 устанавливается в состояние "0", Затем контроллер устанавливает пассивный уровень в цепи 6 ПВ, обеспечивая подключение блока 1 к шине 7 и возврат его в программный режим обмена.. Блок 3 обеспечивает формирование сигнала 17 выборки, а также коммутацию потока данных с шины 14 на шину 7 или шину 12 "Данные" блока 5, Блок работает следующим образом. В программном режиме работы при отсутствии активного (низкого) уровня сигнала на цепи 15 (" Ввод" ) на выходе элемента И 30 низкий. уровень, подаваемый на первые входы шинных формирователей 34 и 35, обеспечивающих при этом коммутацию информации с шины 7 или 12 на шину 14, При этом, поступая по цепи 6, высокий уровень сигнала, проходя через элемент НЕ 31, обеспечивает, выборку шинного формирователя 34, а сигнал высокого уровня с выхода элемента Н Е 32 - блокировку по второму входу шинного формирователя 35. Информация при этом с шины 7 поступает на шину 14.В адресной части канального цикла обмена при появлении сигнала низкогоуровня по цепи 18 обеспечивается загрузка кода адреса с шйны 7 в регистр 26 и счетчик 27. В регистр 26 записывается код адреса выбранного блока памяти, и в счетчик 27 - код, определяющий физический адрес выбранной ячейки,С выхода регистра 26 код адреса секции (блока памяти) поступает на первые входы схемы 29 сравнения, э на вторые входы с шины 36 подается код номера секции памяти, Каждому блокууправления присваивается свой код номера секции памяти, подаваемый с шины 36, При совпадении кодов шины 36 с разрядами адреса секции памяти, поступающими с выхода регистра 26, на выходе схемы 29 сравнения формируется сигнал низкого уровня, а на выходе элемента И-НЕ 33 при этом формируется потенциал выборки адресуемой секции памяти, подаваемый по линии 17 на входы элементов И-НЕ 56 и 57 блока 4 и на вход С элемента 23. С выхода счетчика 27 код адреса ячейки блока 4 поступает по шине 16 на адресные входы ОЗУ 58.В части цикла "Вывод" блок 3 обеспечивает коммутацию информации с шины 7 на шину 14 при отсутствии сигнала низкого уровня на цепи 6, При наличии сигнала низкого уровня на линии 6 (режим ПДП) обеспечивается блокировка по второму входу шинного формирователя 45 и включение в рабочий режим блока 35. При этом обеспечивается коммутация информации с шины 12 на шину 14, Одновременно на выходе элемента И - НЕ 33 формируется сигнал высокого уровня, обеспечивая на линии 17 активный уровень независимо от результата . работы схемы 29 сравнения. что позволяет активизировать все блоки 4 памяти, В части цикла "Ввод" при поступлении активного(низкого) уровня сигнала по линии 15(" Ввод" ) и наличии высокогоуровня сигнала на линии 17 обеспечивается коммутация шинного формирователя 34 (или 35 при низком уровне сигнала на линии 6), пропускающего информацию с шины 14 на шину 7 длячтения ее блоком 1 (в режиме ПДП при наличии активного сигнала в цепи 6 информацияс шины 14 передэется на шину 12 шинньмУзел памяти работает следующим образом,Режим записи. В адресной части цикла в выбранный блок памяти по цепи 17 на входы элементов 56 и 57 подается потенциал высокого уровня. При подаче сигнала низкого уровня по цепи 19 (" Вывод" ) нэ выходе элемента 54 появляется "1", обеспечивающая на выходе элемента 56 активный низкий уровень, подаваемый на вход выборки кристалла ОЗУ 58 и высокий(неактивный) уровень сигнала на выходах А, В элемента 23, При этом сигнал высокого уровня на выходе элемента 57 формирует на входе кода операции ОЗУ сигнал записи, обеспечивающий запись информации с шины 14 по адресу, определяемому шиной 16.Режим чтения реализуется при низком уровне сигнала по цепи 15. При этом информация, записанная в ячейку ОЗУ по адресу нэ шине 16, выдается на шину 14,Контроллер ПДП работает следующим образом,Контроллер 2 ПДП состоит из следующих функциональных блоков: коммутатора адреса и автомата управления канальными циклами. Коммутатор адреса реализован на элементах 46 и 47.При наличии пассивного (низкого) уровня сигнала нэ линии 9 сигнал высокого уровня в линии 6 с выхода инвертора 46 блокирует шинный формирователь 47,При появлении активного уровня на линии 9 шинный формирователь 47 обеспечивает коммутацию кодов адреса с шины 13 5формируемого блоком 5 на внутренную шину 7.Тип канального цикла "Ввод" или "Вывод" определяется блоком 5, формирующимсигнал высокого уровня по цепи 53 при цикле "Вывод" и низкогоуровня при цикле"Ввод". Скорость обмена определяется тактовой частотой, подаваемой от блока 5 полинии 52, Блок 2 начинает работать приналичии сигнала 51 "Запуск" и высокого 15уровня на линии ППД 9, Работа контроллерав циклах "Ввод" и "Вывод" поясняется диаграммами, приведенными на фиг.6,Использование изобретения позволяетповысить быстродействие за счет исключения множес ва операций занесения адресапри обмене массивами информации с памятьюЭ ВМ,Для определения численного значенияповышения быстродействия ЭВМ с прямым 25доступом в память по отношению к прототипу используем формулы:Т 1 =(Тд+То) и,где Т 1 - время, затрачиваемое прототипомна операции обмена массивами информацией с памятью ЭВМ;Тд - время, затрачиваемое на передачуадреса ячейки памяти;То - время затрачиваемое на запись иличтение данных из памяти; 35и - количество циклов записи или чте- .ния информации в/из памяти ЭВМ.Т 2=Тд+То и,где Т 2 - время, затрачиваемое заявляемымустройством на операции обмена массивами информации с памятью ЭВМ,1 д +То иТо ииТд =Т 2 К 1 Го тоТ 2 50 э ва в два и. 1; Электрон на с прямым до щая операцио прямого доступа ления памятью. М с устройствами ер авзи вь-. То и т.е, быстродействие устр выше, чем прототипа. изобретения ая вычислительная маш тупом в память, содер ный блок, контролл в память, М блоков упр блоков памяти, узел св вода-вывода, причем ход признака "Ввод" операционного блока через одноименную шину системной мэгис рэли подключен к одноименным входам всех блоков памяти, всех блоков управления памятью и к одноименному выходу контроллера прямого доступа в память, выход признака "Вывод данных" операционного блока через одноименную шину системой магистрали соединен с одноименными входами всех блоков памяти и одноименным выходом контроллера, выходы признаков обращения к памяти и "подтверждение выбора" информационного блока через одноименные линии системой магистрали соединены с одноименными входами всех блоков управления памятью и одноименными выходами контроллера прямого доступа в память, выход адреса операционного блока через адресные шины системой магистрали соединен с адресными входами всех блоков управления памятью и адресным выходом контроллера прямого доступа в память, вход-выход данных операционного блока через одноименные шины системой магистрали соединен с первыми входами-выходами данных всех блоков управления памятью, выход требования.блокировки узла связи и с устройствами ввода-вывода соединен с одноименным входом операционного блока, выход признака подтверждения блокировки которого соединен с одноименным входом контроллера прямого доступа в память, выход признака "Окончание передачи" которого соединен с одноименным входом узла связи с устройствами ввода-вывода, выходы тактирования, запуска передачи, кода операции и адреса которого соединенй с одноименными входами контроллера прямого доступа в память,1-й(1 = 1, , М) вход-выход данных узла связи с устройствами ввода-вывода соединен с вторым входом-сыходом данных 1-го блока управления памятью, третий вход-выход данных которого соединен с входом-вы ходом данных 1-го блока памяти, входадреса которого. соединен с одноименным выходом 1-го блока управления памятью, выход признака выбора блока памяти которого соединен с одноименным входом 1-го блока памяти. о т л и ч а ю щ а я с я тем, что, с целью повышения быстродействия за счет исключения необходимости передачи адреса с каждым словом данных в процедуре прямого доступа в память, выход строба 1-го блока памяти соединен с одноименным входом 1-го блока управления памятью, входы признака "Вывод" всех блоков управления памятью через одноименную шину системной магистрали соединены с одноименными входами всех