Одноразрядный двоичный сумматор на комплементарных мдп транзисторах

(54) 157 ) ОДНОРАЗРЯДНЫЙ ДВОИЧНЫЙ СУММАТОР НА КОМПЛЕМЕНТАРНЫХ МДПТРАНЗИСТОРАХ, содержащий логическую часть формирования переноса и логическую часть формирования суммы, состоящую из последовательно включенных между шиной питания и .выходной шиной трех Р =канальных транзисторов и трех,п -канальных транзисторов, последовательно включенных между выходной шиной и общ при этом затворы каждой нары этих транзисторов дополняющего типа подключены к одной иэ трех входных шин, о т л и ч а ю щ и й с я тем, что, с целью упрощения, в его логическую часть формирования сумьы введены два,р-канальных транзистора, первый из которых подключен параллельно первому и второму последовательно включенным р-канальным транзисторам, а второй - параллельно второму и третьему последовательно включенным р-канальным транзисторам, и два и-канальных транзистора, подключенных соответственно параллельно первому и второму и второму и третьемуовательно включенным Ф-канальранзисторам, причем затворы нных транзисторов подключены клогической части формирова"ереноса.Изобретение относится к вычислительной технике и может быть исполь. эовано при разработке универсальных и специализированных цифровых вычислительных машин.Известен одноразрядный двоичный сумматор, содержащий два сумматора по модулю два, четыре функциональных узла и три двухвходовых логических элемента И, выполненный на двадцати шести МДП-транзисторах 1 ),Недостатком данного устройства является низкое быстродействие и большое количество компонентов,Известен одноразрядный двоичный сумматор на комплементарных МДП- транзисторах, содержащий логическую часть фомирования переноса, состоящую из двух последовательно вклю-ченных между шиной питания и ее выходом Р-канальных транзисторов и двух последовательно включенных между ее выходом и обшей шиной и -канальных транзисторов, затворы которых попарно подключены к первой и второй входной шине, третья входная шина подключена к затворам третьей дополняющей пары транзисторов, истоки которых подклю; чены соответственно к шине питания и общей шине, а стоки через соответ" ствующий двунаправленный Ключ, образованный двумя параллельно включенными транзисторами дополняющего типа, к ее выходу, при этом затворы Р-канальных транзисторов двунаправленных ключей подключены к второй входной шине, .а затворы и -канальных транзисторов - к первой, и логическую часть формирования суммы, состоящую из последовательно включенных между шиной питания и выходной шиной трех Р-канальных транзисторов и трех п -канальных транзисторов, последовательно включенных между выходной шиной и общей, при этом затворы каждой пары этих транзисторов дополняющего типа подключены к одной из трех входных шин, а также садержащую инвертор, подключенный к шине питания через три параллельно включенных Р-канальных транзистора, а к,общей шине - через три параллель но включенных и-канальных транзис-, тора, затворы каждой дополняющей пары этих транзисторов подключены к одной.иэ трех шин, вход инвертора подключен к выходу логической части Формирования переноса, а выход - к выходной шине устройства 23,Недостаток известного устройстваего сложность из-за большого числа компонентов, а следовательно низкая надежностьЦель изобретения - упрощение устройства.Поставленная цель достигается тем, что в одноразрядном двоичном сумматоре на комплементарных МдПтранзисторах, содержащем логическую часть формирования переносаи логическую часть формированиясуммы, состоящую из последовательновключенных между, шиной питания и5 выходной шиной .трех Р-канальных тран.зисторов и трех в-канальных транзисторов, последовательно включенныхмежду выходной шиной и общей, приэтом затворы каждой пары этих тран 10 зисторов дополняющего типа подключе"ны к одной из трех входных шин, вего логическую часть формированиясуммы введены два Р-канальных транзистора, первый из которых подключенпараллельно первому и второму последовательно включенным Р-канальнымтранзисторам, а второй - параллельно второму итретьему последовательно включенным Р-канальным транзисторам, и два о -канальных транзистора, подключенных соответственнопараллельно первому и второму ивторому и третьему последойательновключенным и -канальным транзисторам,25 причем затворы дополнительно введен"ных транзисторов подключены к выходулогической части Формирования переноса,На чертеже представлена электрическая принципиальная схема устройства, где логическая часть 1 формирования переноса содержит два Р-канальных транзистора 2 и 3, последовательно включенных между шиной 4питания и ее выходом 5 (Р), два35 и-канальных транзистора 6 и 7, последовательно включенных между выходом 5 (Р) и общей шиной 8, причемзатворы транзисторов 2 и 7 подключены к второй входной шине 9, на кото 40 рую поступает сигнал,В,.а затворытранзисторов 3 и 6 - к первой входной шине 10, на которую поступаетсигнал А, Третья входная шина 11,на которую поступает сигнал С, подключена к затворам третьей дополняющей пары транзисторов 12 и 13, истоки которых подключены соответственно к шине питания 4 и общей шине 8, а стоки через соответствую 50 щий двунаправленный ключ, образованный двумя параллельно включеннымитранзисторами 14, 15 и 16,17 дополняющего типа к ее выходу 5, приэтом затворы Р-канальных транзисторов 14 и 16 подключены к второйвходной шине 9, а затворы л -канальных транзисторов 15,17 - к первойвходной шине 10. Лбгическая часть18 Формирования. суммы содержит трир-канальных транзистора 19-21, по 60 , едовательно включен, х м, дуной 4 питания и выходной шиной 22(Б) устройства, и три"канальныхтранзистора 23"25, последовательновключенных между шинами 22 и 8.Затворы транзисторов 19 и 25 подклю=1034031 я = мьс+двс+дьс+Мбс Составитель Л. ПетроваРедактор И. Ковальчук Техред Т.фанта КорреКтор А. Ильин Заказ 5625/51 Тираж 706 Подписное ВНИИПИ Государственного комитета СССР. по делам изобретений н открытий 113035, Москва, Ж, Раушская наб., д. 4/5филиал ППП фПатентф, г. Ужгород, ул. Проектная, 4 чены к шине 10, затворы транзисторов 20.и 24 - к шине 9, а затворы транзисторов 21 и 23 - к шине 11. Дополнительно введенный р-канальный транзистор 26 подключен параллельно транзисторам .19 и 20, включенным последовательно. Дополнительно введенный р-канальный транзистор 27 подключен параллельно транзисторам 20 и 21, Дополнительно введенные п-канальные транзисторы 28 и 29 Подключены параллельно соответственно транзисторам 2324 и 24, 25, Затворы транзисторов 26-, 29 подключены к выходу 5.Устройство работает следующим образом.При поступлении на .одну из входных шин 9-11 сигнала фО", а на две других сигнала ф 1" либо при поступлении сигнала е 1" на все входные шины.соответственно будут открыты транзисторы 6,7, либо 16,13, либо 17,13, либо все указанные транзисторы, При этом на выходе Б Формируется сигнал с уровнем логического- нуля. При других комбинациях входных сигналов открываются транзисторы 2,3, либо 12,14, либо 12,15, либо 4все перечисленные транзисторы, приэтом на выходе 5 формируется сигналс уровнем логической едиещы.На выходной шине 22(Б, устрой-,.ства формируется сигнал с уровнемлогического нуля, когда иа вйходе5 Формируется сигнал ф 1 ф и хотя бы . на одну из шин 910,11 поступает сигнал ф 1 ф. При других комбинацияхсигналов на входных шинах и выходе 1 Ю,5 на выходной шине 22 устройстваформируется сигнал с уровнем логической единицы. Таким образом, на выходе 5 ре 15 .алиэуется функция переноса Р =,= АфВ + А.С + ВеС, а на выходной шине 22 реализуется функция суммы,представленная выражениемВ отличие от известного устройства, выполненного на 24 комплементарных ИДП-транзисторах, предлагад емое устройство выполнено на 20транзисторах того же типа. Эа счетупрошения устройства повышается его