Постоянное запоминающее устройство

С,АНИЕ ОП ИИЗО 6 РЕТЕН И Я О 11 494768 Союз Советских Социалистических Республик) М. Кл. б 11 с 17/О с присоединением заявкиГосударственный комитет Совета Министров СССР 23) Приорите Опубликовано 05,1 етень45ата опубликования описания 19.02.7) Авторы изобрете Е. алашов,енинградский ордена Ленина электротехнический инсти имени В, И, Ульянова (Ленина)(54) ПОСТОЯННОЕ ЗАПОМИ НАЮЩЕ РОЙСТ Изобретение относится к области вычислительной техники и может быть использовано при построении устройств памяти ЭВМ.Известно ПЗУ, содержащее блоки памяти, выходы которых подключены ко входам выходного регистра, а адресные входы - к выходам регистра адреса.Недостатком известного устройства является невозможность выполнения в нем логических операций.Целью изобретения является расширение области применения ПЗУ.Эта цель достигается тем, что ПЗУ содержит два адресно-числовых регистра, управляющий вход первого из которых соединен с выходом первого разряда регистра адреса, а управляющий вход второго - с выходом второго разряда регистра адреса. Выходы первого адресно-числового регистра соединены с адресными входами первых разрядов блоков памяти, а выходы второго - с адресными входами вторых разрядов блоков памяти.Блок-схема ПЗУ представлена на чертеже.ПЗУ содержит первый 1 и второй 2 адресно- числовой регистры, регистр адреса 3, блоки памяти 4 и выходной регистр 5. Выходы блоков памяти подключены ко входам выходного регистра, адресные входы, за исключением первых двух, - к выходам регистра адреса. Управляющий вход регистра 1 соединен с вы. Пузанков н Д, А, Страбыкин ходом первого разряда регистра адреса, а уп равляющий вход регистра 2 - с выходом вто рого разряда регистра адреса. Выходы ре гистра 1 соединены с адресными входами пер ного разряда всех блоков памяти, а выходь регистра 2 - с адресными входами второго разряда всех блоков памяти. Предложенное ПЗУ работает в двух режиО мах. 1. Считывание числа из ПЗУ. Адрес числаподается на регистр адреса и с помощью управляющих входов адресно-числовые регистры устанавливаются в О или 1 в соответ ствии с содержимым первых двух разрядовадреса. Таким образом, первые два разряда адреса устанавливаются на блоках памяти с помощью адресно-числовых регистров, а остальная часть адреса - непосредственно с О регистра адреса. Затем производится считывание, и выбранное число поступает на выходной регистр.2. Выполнение логической операции. На регистр адреса подается код логической опера ции, представляющий собой адрес соответствующей таблицы. При этом два первых разряда не используются, На адресно-числовые регистры подаются числа, над которыми необходимо выполнить логическую операцию. ЗаО тем производится считывание, и результат ло494768 Предмет изобретения Составитель Ю. РозентальТехред А. Камышникова Корректор Е. Рожкова Редактор Л. Утехина Заказ 196/15 Изд, Ио 129 Тираж 648 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5Типография, пр. Сапунова, 2 3гической операции поступает на выходной регистр.Считывание производится независимо в каждом разряде устройства по одному из четырех адресов, отличающихся (в соответствии со значениями переменных Х; и У; в 1-х разрядах адресно-числовых регистров) только двумя младшими разрядами адреса (00, 01, 10 или 11). По этим адресам в ПЗУ хранятся результаты выполнения логической операции, код которой составляет остальные разряды адреса и поступает на регистр адреса,ПЗУ, в котором необходимо выполнить все 16 логических операций, должно иметь 16 Х 4=64 ячейки памяти,Таким образом, ПЗУ совмещает в себе функции хранения и логической обработки информации.Применение предложенного ПЗУ в системах переработки дискретной информации позволит упростить или полностью исключить изих состава операционное устройство,Постоянное запоминающее устройство, содержащее блоки памяти, выходы которых подключены ко входам выходного регистра, а адресные входы - к выходам регистра адреса, 10 отличающееся тем, что, с целью расширения области применения, оно содержит два адресно-числовых регистра, управляющий вход первого из которых соединен с выходом первого разряда регистра адреса, а управляю щий вход второго - с выходом второго разряда регистра адреса: выходы первого адресно- числового регистра соединены с адресными входами первых разрядов блоков памяти, а выходы второго - с адресными входами вто рых разрядов блоков памяти.