Матричный накопитель

0 П ЙБА:И"И Е ИЗОБРЕТЕНИЯ Союз Советских Социалистических Республик(51)М. Кл.З С 11 С 11/34 Государственный комитет СССР ио дедам изобретений и открытий(У 2 Авторы изобретения А.М. Заброда, М.Д. Кардащук, С.К. Лесничий, А,Г, Максимчук, А,А. Мержвинский и О,Г, Мороз-Подворчан Ордена Ленина институт кибернетики АН Украинской ССР(54) МАТРИЧНЫЙ НАКОПИТЕЛЬ Изобретение относится к вычислительной технике и может быть использовано при разработке запоминающих устройств на биполярных транзисторных структурах, 5Известен накопитель постоянных запоминающих устройств, собранный на биполярных транзисторах, в которых запись информации производится путем и дачи электрических сигналов на 10 соответствующие внешние выводы 11.Недостатком накопителя, где запоминающие элементы включены в цепь коллектора транзистора, является недостаточно высокая плотность ин формации.Наиболее близким по технической сущности к предлагаемому является накопитель, содержащий числовые шины, разрядные шины, соединенные 2 О с числовыми шинами посредством диодов и запоминающих элементов, транзисторы, эмиттеры которых соединены с раэрядныйи шинами, коллекторы - с выходными шинами, а базы посредством 25 резисторов соединены с входными шинами накопителя (21.Недостатком такого накопителя является большое число внешних выводов, что требует большого коли чества оборудования, а это, в свою очередь, приводит к увеличению стоимости всего ПЗУ, увеличению. потребляемой мощности и снижению быстродействия.Цель изобретения - упрощение устройства. Поставленная цель достигается тем что в матричный накопитель, содержащий последовательно соединенные запоминающие элементы и диоды, которые подключены между числовыми и разряд; ными шинами, транзисторы, коллекторы которых подключены к выходным шинам, эмиттеры - к разрядным шинам, а базы - через резисторы к входным шинам: введены группы транзисторов и первые и вторые адресные шины, причем коллекторы транзисторов первой группы подключены к числовым шинам, базы к первым адресным шинам, а эмиттеры подключены к коллекторам транзисторов второй группы, которые через резисторы подключены к шине питания, базы транзисторов второй группы подключены ко вторым адресным шинам, а эмиттеры - к общей шине накопителя.На чертеже показана электрическая схема матричного накопителя.Устройство содержит числовые шины1 и разрядные шины 2, соединенныемежду собой диодами. 3, и запоминающие элементы 4, к разрядным шинамподключены эмиттеры транзисторов 5,коллекторы которых соединены с выходными шинами 6, а базы - с резисторами 7. Другие выводы резисторов7 подключены ко входным шинам 8,коллекторы транзисторов 9 первойгруппы соединены с числовыми шинами 1, с первыми адресными шинами10, а эмиттеры подключены к коллекторам транзисторов 11 второй группыи через резисторы 12 к шине 13, базытранзисторов соединены со вторымиадресными шинами 14 а эмиттеры - собщей шиной 15,Матричный накопитель работаетследующим образом.В режиме записи на шину 15 подают нулевой потенциал, а на шину 13положительный потенциал, например2-5 В, на одну иэ шин 10 и 14 подаюттоки выборки. В результате открываются транзисторы 9 и 11, соединенныес выбранными шинами, и подключаютодну из числовых шин 1 к общей шине 15.Остальные шины 1 остаются отключенными от общей шины 15, так какв цепочке транзисторов 9, 11 этихшин хотя бы один оказывается закрытым.На одну иэ шин 8 подают потенциал записи, а на остальные - нулевойпотенциал. При этом транзисторы 5,подключенные к выбранной числовойшине 1 переходят в режим насыщения,а остальные находятся в режиме отсечки. В соответствии с записываемойинформацией на выходные шины 6 пода-.ется ток записи или нулевой потенциал. В первом случае ток записи через выбранный транзистор, находящийся в режиме насыщения, попадает насоответствующую разрядную шину, аоттуда через диод и запоминающийэлемент - на выбранную числовую шину, производя запись. Во второмслучае ток, протекающий через выбранный резистор 7 стекает черезколлекторный переход транзисторана выходную шину и запись не происходит,В режиме считывания, так же как и при записи выбранная числовая шина 1 подключается, а остальные отключаютоя от общей шины 15. На выбранную входную шину 8 подается потенциал высокого уровня, а на остальные нулевой потенциал. При этом, в зависимости ст состояния проводимости за поминающих элементов, находящихся на пересечении выбранных, числовой и разрядных шин, ток выбранных резис торов 7 через эмиттерные переходы транзисторов 5, разрядные шины и проводящие запоминающие элементы, не проводят, через коллекторныепереходы поступает на выходные шинынакопителя. В первом случае навыходных. шинах устанавливается потенциал низкого уровня, а во второмвысокого.По сравнению с известным предлагаемый накопитель дает значительныйвыигрыш в количестве внешних 0 выводов. Минимально возможноечисло внешних выводов известно-го накопителя равно в = ЗЧЙгде Н - объем информации. В предлагаемом накопителе минимально возмВ ное число внешних выводов в - 4 ЪЙ+2,Например для объема 4096 бит в = 48а в 2 = 26, причем в первом случаедиодная матрица оказывается слишкомнесимметричной (16 числовых и 256 раз. щ рядных шин), что приводит к потерямв плотности информации и быстродействии, в то время как в предлагаемомнакопителе количество числовых и разрядных шин равно 64, Если же в .извесьном накопителе число разрядных и,числовых шин уравнять, то накопйтельбудет иметь уже 8 С внешних выводов,что приводит к необходимости подключения дополнительного оборудованияи усложнению накопителя.ЭО 65 35 40 45 50 55 стекает на выбранную числовую шину,либо, если запоминающие элементы Формула изобретения Матричный накопитель, содержащий последовательно соединенные запоми.- нающие элементы и диоды, которые подключены между числовыми и разрядными шинами, транзисторы, коллекторы которых подключены к выходным шинам, эмиттеры - к разрядным шинам, а базы - через резисторы к входньв шинам, о т л и ч а ю щ и й с я тем, что, с целью упрощения устройства, в него введены группы транзисторов и первые и вторые адресные шины, причем коллекторы транзисторов первой группы нодключены к число- вым шинам,базы - к первым адреснымшинам, а эмиттеры подключены к коллекторам транзисторов второй группы, которые через резисторы подключены к шине питания, базы транзисторов второй группы подключены ко вторым адресным шинам, а эмиттеры - к общей шине накопителя. Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССРР 506060, кл. 6 11 С 11/34, 1973,2. Авторское свидетельство СССРпо заявке 9 2697090, кл, 6 11 С 11/3418.12.78 (прототип).