Сумматор в системе остаточных классов

Номер патента: 1624699

Опубликовано: 30.01.1991

Авторы: Баранов, Смичкус

МПК: H03M 7/18

Метки: классов, код, кода, остаточных, позиционный, системы

...(а 2 - а 1)2 (а-а 1)Выбор одной из этих величин осуществляется с помощью переключателя 10 основаниясистемы остаточных классов, Предположим, что основание системы остаточныхклассов Р 2 = бй+1, где К = 2. кгп, товыход к+1-го разряда регистра 4 сдвигачерез переключатель 10 соединяют с входами элемента 21 задержки и сумматора6. Следовательно, на выходе переключателя 10 формируется последовательныйК+145 двоичный код величины 2 (а 2 - а 1),который задерживается на такт элементом 21 задержки, что эквивалентно умножению этой величины на два. Такимобразом, на выходе элемента 21 задержки50 действует последовательный двоичный код1+2величины 2 (а 2 - а 1), который суммируется, начиная с младших разрядов, всумматоре 6 с последовательным двоичным...

Номер патента: 947850

Опубликовано: 30.07.1982

Автор: Коляда

МПК: G06F 5/02

Метки: двоичный, классов, код, кода, остаточных, системы

...вход блока 8 для умножения на - РПО МОДУЛЮ Рп, . ИСКОМОЕ ЭНаЧЕНИЕ Обп,с выхода блока 8 передается на входрегистра 4 интервального индекса.Вычет осп 2, ПРедставляющий собойК младших двоичных разрядов позиционного кода числа А, с выхода блока7 поступает в К старших разрядовсдвигового регистра 10, разрядностькоторого составляет щК бит, гдеи =)( (черееиСКобозначается наименьшее целое число, не меньшее Х).Второй этап процедуры перевода числа А в двоичный код состоит из п(-1 одинаковых шагов, на 1-ом из которых (3 = 1,2 и(-1) преобразователь выполняет следующее действие. Содержимое сдвигового регистра 10сдвигается на бит вправо, а содержимое входного регистра 1, представляющее собой вектор вычетов (.йс,(-"1-(п-(1 Й1) полученный на преОС О )...

Номер патента: 328448

Опубликовано: 01.01.1972

Авторы: Акушский, Амербаев, Кокорин, Рыков, Юдицкий

МПК: H03M 7/18

Метки: классов, код, кода, остаточных, полиадический, системы

...двоичный код остатка, записанный на входном регистре по соответствующе му основанию. Двоичные коды остатков с выходом запоминающих устройств 3 поступают на сумматоры 4 - 9, 11, 13 по соответствую 11-(х 1 епг, ",лл), =Лг)р, 1.(1 г (гг,По каждому К-ому столбцу перекодировки Х, л; Хг 1 е, . Х 1 е,гсуммируются по пгогг Р 1, с учетом переполнений, поступивших из предыдущего столбца, одновременно вырабатываЮтСя ПЕрЕПОЛНЕНИя За твгг Р 1 е дЛя уЧЕта ПрИ суммировании перекодировок в (К+1) столбце.В итоге по каждому столбцу будут получены цифры искомого полиадического кода: Х,; Х,; ; Х 1, Х, причем число переполнений за тогг Р при суммировании по последнему столбцу определит ранг (У) числа Лг. требуется получить полиадический код числа Уг1 Ч (Х 1...

Номер патента: 525946

Опубликовано: 25.08.1976

Автор: Василенко

МПК: G06F 5/02

Метки: классов, код, кода, остаточных, полиадический, системы

...числа по-ому основанию на к-ом такте ра 55 боты преобразователя. Дополнительные коды остатков минимальных чисел поступают на входы блока 5 модульных сумматоров, на вторые входы которых с выходов входногорегистра 1 поступают остаткипосоответствующим основаниям, представляющие результаты работы преобразователя в предыдущем такте, При этом на выходе блока 5 формируются остатки вида:кк к- к к.4 ка - 0 О - А с. -Д,кф ки г к к кц-)"к-где) - остаток по ) -ому основанию после Й -1 )-го такта работы преобразователя, Таким образом в преобразователе осуществляется последовательная нулевизация исходного числа, При этом по основаниям Р ( 1 = 1, 2,к ) выработка дополнительных кодов остатков минимальных чисел на 1 юм такте работы преобразователя не...

Номер патента: 809154

Опубликовано: 28.02.1981

Автор: Червяков

МПК: G06F 5/02

Метки: классов, код, кодав, остаточных, полиадического, системы

...числа А по модулю Р,.Таким образом, на выходе преобразователя формируются сигналы, соответствующие представлению числа А в СОК.Если устройство реализовано на комбинационных элементах, то преобразование числа осуществляется за один такт при любом количестве модулей, при этом входы 13, 14 и 15 замкнуты (на чертеже показано пунктиром) и управляющий сигнал, соотг з зветствующий числам Яг, Яг, Яз поступает на вход 16.Если преобразователь реализован на интегральных схемах, то ему присуще простота и большая надежность. Время преобразования определяется суммарной задержкой сигнала в блоках 3, 8, 10 и 11.Пример. Пусть известно представление числа А в полиадическом .коде А= (1,0,2). Найти представление числа в СОК.На вход регистра...