Преобразователь кода системы остаточных классов в позиционный код

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 24699 А 1)5 Н 03 М 7/18 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМГ 1 РИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКО ВИДЕТЕЛЬСТВ(71) Институт кибернетики им.В,М,Глушковаи Институт проблем моделирования в энергетике АН УССР(56) Авторское свидетельство СССРМ 1228290, кл. Н 03 М 7/18, 1984,Авторское свидетельство СССРМ 1388997, кл. Н 03 М 7/18, 1986,(54) ПРЕОБРАЗОВАТЕЛЬ КОДА СИСТЕМЫОСТАТОЧНЫХ КЛАССОВ В ПОЗИЦИОННЫЙ КОД(57) Изобретение относится к вычислительной технике и предназначено для преобразования кода из системы остаточных классов в позиционный код, Цель изобретения состоит в упрощении преобразователя, Преобразователь кода системы остаточных классов в позиционный код содержит четыре регистра 1-4 сдвига", два вычитателя 8 и 9, три сумматора 5-7, переключатель 1 О основания системы остаточных классов, коммутатор 11, блок 12 синхронизации, схему 13 сравнения кодов, два триггера 14 и 15, три элемента И 17 - 19, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 16, два элемента 20 и 21 задержки. 4 ил.50 из которых содержит элемент И-ИЛИ-НЕ 35 55 ;и элемент НЕ 36, причем первые входы первой и второй групп входов элемента И-ИЛИНЕ 35 в нечетных разрядах соединены непосредственно, а в четных разрядах - через элемент НЕ 36 с информационными вхоИзобретение относится к вычислительной технике, предназначено для преобразования кода из системы остаточных классов в позиционный код и может быть использовано в цифровых системах автоматики и телемеханики.Цель изобретения - упрощение преобразователя.На фиг.1 изображена структурная схема преобразователя кода системы остаточных классов в позиционный код; на фиг,2 структурная схема блока синхронизации; на фиг.З - схема сравнения кодов; на фиг.4 - времен ная диаграмма синхронизирующих сигналов.Преобразователь кода системы остаточных классов в позиционный код содержит регистры 1 - 4 сдвига, сумматоры 5 - 7, вычитатели 8 и 9, переключатель 10 основания системы остаточных классов, коммутатор 11, блок 12 синхронизации, схему 13 сравнения кодов, триггеры 14 и 15, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 16, элементы И 17 - 19, элементы 20 и 21 задержки, группу входов 22 задания диапазона представления чисел, две группы информационных входов 23 и 24 и вход 25 запуска преобразователя.Блок 12 синхронизации (фиг,2) содержит генератор 26 импульсов, генератор 27 одиночных импульсов, делитель 28 частоты, триггер 29, элемент И ЗО и выходы 31 - 34 блока 12 синхронизации, причем прямой выход генератора 26 импульсов соединен с первым входом элемента И 30, выход которого соединен с входом делителя 28 частоты, инверсный выход генератора 26 импульсов соединен с тактовым входом генератора 27 одиночных импульсов, управляющий вход которого соединен с входом 25 запуска преобразователя, выход генератора 27 одиночных импульсов соединен с входом установки в единицу триггера 29, прямой выход которого соединен с вторым входом элемента И 30, выход делителя 28 частоты соединен с входом установки в "0" триггера 29, выходы 31, 32, 33 и 34 являются соответственно первым, вторым, третьим и четвертым выходами блока 12 синхронизации и соединены соответственно с выходом генератора 27 одиночных импульсов, с прямым выходом триггера 29, выходом элемента И 30 и выходом делителя 28 частоты,Схема 13 сравнения кодов(фиг.З) содержит поразрядные узлы сравнения, каждый 5 10 15 20 25 30 35 40 45 дами 24, второй вход второй группы входов и первый вход третьей группы входов элемента И-ИЛИ-НЕ 35 в нечетных разрядах соединены через элемент НЕ 36, а в четных разрядах - непосредственно с информационными входами 23, вторые входы первой и третьей групп входов элемента И-ИЛИ-НЕ 35 всех разрядов, кроме первого, соединены с выходами элементов И-ИЛИ-НЕ 35 предыдущих разрядов, вторые входы первой и третьей групп входов элемента ИИЛИ-НЕ 35 первого разряда соединены с входом логического нуля преобразователя, выход элемента И-ИЛИ-НЕ 35 старшего разряда соединен с выходом 37 схемы 13 сравнения кодов, Временная диаграмма на выходах блока 12 синхронизации (фиг,4), составлена для импульсов положительной полярности, при коэффициенте деления делителя 28 частоты 2 п = 8, т,е. при п = 4,Преобразователь кода системы остаточных классов в позиционный код (фиг,1) работает следующим образом.В исходном состоянии триггеры 14, 15 и триггер 29 блока 12 синхронизации находятся в нулевом состоянии, в которые они устанавливаются в результате предыдущего цикла преобразования,На группу входов 22 подается двоичный код диапазона представления чисел, равный Р 1 Р 2, где основания системы остаточных классов Р 1 = 6 К - 1 и Р 2 = 6 М+1; К = 2, 1 = О, 1, 2, 3, ., - натуральный ряд чисел, С помощью переключателя 10 задают основание системы остаточных классов.Регистр 1 сдвига содержит 2 п разрядов, а регистры 2 и 3 сдвига - п-разрядов, где и - количество разрядов представления остатков а 1 и а 2 по основаниям Р 1 и Р 2 системы остаточных классов. Регистр 4 сдвига содержит в разрядов, где ап-З,Параллельные и-разрядные коды остатков аи а подаются соответственно на группы 23 и 24 информационных входов преобразователя,Запуск преобразователя осуществляется путем подачи сигнала "1" на вход 25 запуска преобразователя, который запускает генератор 27 одиночных импульсов блока 12 синхронизации. По сигналу запуска генератор 27 одиночных импульсов вырабатывает одиночный импульс в паузе между тактовыми импульсами, формируемыми генератором 26 импульсов, Выходной импульс генератора 27 одиночных импульсов уста. навливает триггер 29 в единичное состояние и поступает с выхода 31 блока 12 синхронизации на входы разрешения записи регистров 1, 2, 3 и 4 сдвига, а также навходы элементов И 18 и 19, По этому сигналув.регистры 1, 2 и 3 сдвига вводится исходнаяинформация в виде параллельных двоичныхкодов, регистр 4 сдвига устанавливается внулевое состояние, так как его входы вводаданных соединены со входом "0", а триггеры14 и 15 устанавливаются в состояния, определяющие режим работы преобразователя,Параллельные и-разрядные двоичныекоды остатков а 1 и а 2 считываются соответственно с информационных входов 23 и24 преобразователя и по импульсу генератора 27 одиночных импульсов блока 12 синхронизации записываются соответственнов регистры 2 и 3 сдвига, Параллельный 2 празрядный двоичный код Р 1 Р 2 диапазонапоедставления чисел считывается с группывходов 22 задания диапазона представления чисел и по импульсу генератора 27 одиночных импульсов блока 12 синхронизациизаписывается в регистр 1 сдвига.Схема 13 сравнения кодов сравниваетдва и-разрядных параллельных двоичныхкода остатков, действующих соответственно на информационных входах 23 и 24 преобразователя и формирует сигнал "1" при,а 2а 1 В случае а 2а 1 на выходе схемы 13 сравнения кодов действует сигнал0Если а 2а 1, сигнал "1" на выходесхемы 13 сравнения кодов открывает элементИ 18, через который проходит импульс генератора 27 одиночных импульсов блока 12синхронизации и устанавливает триггер 14в единичное состояние,В случае а 2 а 1 нулевой сигнал навыходе схемы 13 сравнения кодов блокирует элемент И 18 и триггер 14 сохраняет нулевое состояние,Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 16сравнивает младшие разряды двоичных кодов остатков а 1 и а 2, действующих напервых информационных входах 23 и 24преобразователя, Когда в младших разрядах двоичных кодов остатков действу 1 от различные сигналы (комбинации кодовмладших разрядов "01" или "10"), то на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 16формируется сигнал "1", который открываетэлемент И 19. Выходной импульс генератора 27 одиночных импульсов блока 12 синхронизации проходит через элемент И 19 иустанавливает триггер 15 в единичное состояние.В случае комбинации кодов младшихразрядов остатков а 1 и а 2 "00" и "11" навыходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 16формируется сигнал "0", который блокируетэлемент И 19 и триггер 15 сохраняет нулевое состояние,После установки триггера 29 блока 12синхронизации в единичное состояние тактовые импульсы, формируемые генератором 26 импульсов, поступает через элемент5 И 30 на выход 33 блока 12 синхронизации идалее на входы разрешения сдвига регистров 1, 2, 3 и 4 сдвига,Под действием тактовых импульсов генератора 26 импульсов блока 12 синхрони 10 зации двоичные коды остатков а 1 и а 2сдвигаются, начиная с младших разрядов,с выходов регистров 2 и 3 сдвига соответственно, На выходе сумматора 7 формируется последовательный двоичный код15 суммы остатков а 1+а 2, а на выходе вычитателя 8 - разности остатков а 2 - а 1Отрицательная разность формируется навыходе вычитателя 8 в дополнительномкоде, Двоичный код разности остатков с20 выхода вычитателя 8 поступает на информационный вход регистра 4 сдвига и поддействием тактовых импульсов генератора 26 импульсов блока 12 синхронизацииспустя один, двагп тактов начинает25 сдвигаться соответственно с выходов первого, второгогп-го разрядов регистра 4сдвига. Поскольку задержка последовательного кода на один такт эквивалентнаумножению на два, то на выходах перво 30 го, второго, , гп-го разрядов регистра 4сдвига формируются соответственно последовательные двоичные коды величин2 (а 2 - а 1),2 (а 2 - а 1)2 (а-а 1)Выбор одной из этих величин осуществляется с помощью переключателя 10 основаниясистемы остаточных классов, Предположим, что основание системы остаточныхклассов Р 2 = бй+1, где К = 2. кгп, товыход к+1-го разряда регистра 4 сдвигачерез переключатель 10 соединяют с входами элемента 21 задержки и сумматора6. Следовательно, на выходе переключателя 10 формируется последовательныйК+145 двоичный код величины 2 (а 2 - а 1),который задерживается на такт элементом 21 задержки, что эквивалентно умножению этой величины на два. Такимобразом, на выходе элемента 21 задержки50 действует последовательный двоичный код1+2величины 2 (а 2 - а 1), который суммируется, начиная с младших разрядов, всумматоре 6 с последовательным двоичным кодом величины 2 (а 2 - а 1), форк+1мируемым на выходе переключателя 10основания системы остаочных классов, На выходе сумматора 6 действует последовательныи двоичныи код величины б"2 (а 2 - а 1), который вычитается вычи 1624699 8тателем 9 из последовательного двоичного кода суммы остатков а 1+аг, действующего на выходе сумматора 7, На выходе вычитателя 9 последовательно во времени, начиная с младшего разряда, фор- мируется последовательный двоичный код величины (а 1+ аг) - 6 2 (аг - а 1), котарый поступает на один из входов сумматора 5, поступление информации на другой вход которого зависит от состояния коммутатора 11, Если триггер 15 находится в единичном состоянии, то коммутатор 11 подключает выход регистра 1 сдвига к входу сумматора 5. Если триггер 15 сохраняет нулевое состояние, то к входу сумматора 5 подключается выход элемента 20 задержки на такт, Элемент И 17 блокирует вход элемента 20 задержки, если триггер 14 находится в нулевом состоянии, либо подключает выход регистра 1 сдвига к входу элемента 20 задержки, когда триггер 14 находится в единичном состоянии,После запуска преобразователя, двоичный код величины Р 1 Рг сдвигается под действием тактовых импульсов генератора 26 импульсов блока 12 синхронизации из регистра 1 сдвига, и, начиная с младшего разряда; поступает через коммутатор 11 на вход сумматора 5 в случае единичного состояния триггера 15, В этом случае на выходе сумматора 5 формируется последовательный двоичный код величиНыР Рг+ а 1+аг) - б 2 (аг - а 1, который равен удвоенному значению преобразованного числа,Когда триггер 15 находится в нулевом состоянии, а триггер 14 - в единичном состоянии, то двоичный код Р 1 Рг сдвигается из регистра 1 сдвига через элемент И 17, элемент 20 задержки на такт и коммутатор 11 на вход сумматора 5. Элемент 20 задержки на такт реализует операцию умножения на два последовательного двоичного кода величины Р 1 Рг, В этом случае на выходе сумматора 5 формируется последовательный двоичный код величины2 Р 1 Рг+ (а 1+аг) - 6 2 (аг - а 1), который равен удвоенному значению преобразованного числа.В том случае, когда триггеры 14 и 15 сохраняют нулевые состояния, элемент И 17 закрыт сигналом прямого выхода триггера 14 и на выходе коммутатора 11 действует нулевой двоичный код, В этом случае двоичный код величины(а 1- аг) - б 2" (аг - а 1) формируемый на выходе вычитателя 9 и равный удвоенному значению преобразованного числа, проходит через сумматор 5 без изменения. Последовательный двоичный 5 кодудвоенного значения преобразованногочисла с выхода сумматора 5 за 2 п тактов записывается в регистр 1 сдвига под действием тактовых импульсов, поступающих с выхода элемента И 30 блока 12 синхрониза ции.Спустя 2 п тактов после запуска преобразователя на выходе делителя 28 частоты формируется импульс, который устанавливает триггер 29 блока 12 синхронизации 15 (фиг.2) в нулевое состояние, Импульс, формируемый на выходе делителя 28 частоты, поступает на выход 34 блока 12 синхронизации.и устанавливает триггеры 14 и 15 в нулевые состояния, Триггер 29 блока 12 20 синхронизации в нулевом состоянии формирует на прямом вь 1 ходе сигнал "0", который поступает на выход 32 блока 12 синхронизации и прекращает вычисления в вычитателях 8 и 9. Нулевой сигнал прямого 25 выхода триггера 29 блокирует также элемент И 30 и на выходе 33 блока 12 синхронизации формируется нулевой сигнал, который прекращает процесс сдвига информации в регистрах 1, 2, 3 и 4 сдвига.30 Таким образом, спустя 2 п тактов послезапуска преобразователя в разрядах регистра 1 сдвига со второго разряда по 2 п-й сформировался двоичный код преобразованного числа, имеющего остатки а 1 и аг по 35 основаниям Р 1 = 6 2 - 1 и Рг =6 2+ 1соответственно, Двоичный код преобразованного числа может быть считан с выходов разрядов регистра 1 сдвига со второго разряда по 2 п-й в виде параллельного двоично го кода.Схема 13 сравнения кодов (фиг.З) работает следующим образом. На входы 23 и 24 поступают соответственно параллельные и-разрядные коды остатков а 1 и аг, 45 Первая, начиная со старшего разряда, комбинация кодов в.1-м разряде й и = О, а г 1 = 1 формирует на выходе элемента И-ИЛИ-НЕ 35 четного разряда сигнал "1", а на выходе элемента И-ИЛИ-НЕ 35 .50 нечетного разряда - сигнал "0", Этот сигнал при любой другой комбинации кодов в старших разрядах последовательно проходит через элементы И-ИЛИ-НЕ 35 на выход 37 схемы 13 сравнения кодов в 55 виде сигнала "1", Например, допустим вп-м разряде действует первая, начиная. со старшего разряда комбинация кодов а 1(п - 1) =О,а г (и -1 ) =1 . В этом случае на выходе элемента И-ИЛИ-НЕ 35 (и)-горазряда (нечетного) формируется сигнал "0", который блокирует первую и третью группу входов элемента И-ИЛИ-НЕ 35 п-го разряда, вторая группа входов которого блокируется в случае любой комбинации 5 1кодов в и-м разряде, кроме комбинации аг(п ) =О,а 1(п ) =1, Следовательно, на выходе элемента И-ИЛИ-НЕ 35 и-го разряда (четного) формируется сигнал "1", который поступает на выход 37 схемы 13 сравнения 10 кодов как сигнал результата сравнения для случая а а ,Если во всех разрядах остатков а 1 и аг отсутствует комбинация кодов а 1(1) =О, а 2=1, то в четных разрядах на 15 выходах элементов И-ИЛИ-НЕ 35 действует сигнал "О", а в нечетных разрядах - "1", На выходе и-го (четного) разряда элемента ИИЛИ-НЕ 35 действует сигнал "0", который поступает на выход 37 схемы 13 сравнения кодов. Формула изобретенияПреобразователь кода системы остаточных классов в позиционный код, содержащий четыре регистра сдвига, три сумматора, два вычитателя, переключатель основания системы остаточных классов, коммутатор, блок синхронизации, схему сравнения кодов, два триггера, элемент ИСКЛЮЧАЮ ЩЕЕ ИЛИ, три элемента И и два элемента задержки, причем входы разрешения записи первого - четвертого регистров сдвига соединены с первым выходом блока синхронизации, второй выход которого со единен с входом разрешения первого вычитателя, третий выход блока синхронизации соединен с входами разрешения сдвига первого - четвертого регистров сдвига, группа входов задания диапазона представ ления чисел преобразователя соединена соответственно с группой входов ввода данных первого регистра сдвига, информационный вход которого соединен с выходом первого сумматора, выход первого регистра 45 сдвига соединен с первым входом первого элемента И и с первым информационным входом коммутатора, второй информационный вход которого соединен с выходом элемента задержки, группа входов ввода 50 данных второго регистра сдвига объединена с первой группой информационных входов схемы сравнения кодов и является первой группой информационных входов55 преобразователя, группа входов ввода данных третьего регистра сдвига объединена с второй группой информационных входов схемы сравнения кодов и является второй группой информационных входов преобразователя, выходы второго и третьего регистров сдвига соединены соответственно с входами вычитаемого и уменьшаемого первого вычитателя, выходы разрядов четвертого регистра сдвига соединены соответственно с входами переключателя основания системы остаточных классов, выход которого соединен с входом первого слагаемого второго сумматора и входом второго элемента задержки, выход которого соединен с входом второго слагаемого второго сумматора, прямой выход первого триггера соединен с вторым входом первого элемента И, выход которого соединен с входом первого элемента задержки, прямой выход второго триггера соединен с управляющим входом коммутатора, выход которого соединен с входом первого слагаемого первого сумматора, входы установки в "1" первого и второго триггеров соединены соответственно с выходами второго и третьего элементов И, первые входы которых соединены с первым выходом блока синхронизации, вход запуска которрго соединен с входом запуска преобразователя, четвертый выход блока синхронизаЦии соединен с входами установки в "0" первого и второго триггеров, выход схемы сравнения кодов соединен с вторым входом второго элемента И, второй вход третьего элемента И соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого соединены соответственно с первыми входами первой и второй групп информационных входов преобразователя, о т л и ч а ю щ и й с я тем, что, с целью упрощения преобразователя, входы вычитаемого и уменьшаемого второго вычитателя соединены соответственно с выходами второго и третьего сумматоров, информационный вход четвертого регистра сдвига соединен с выходом первого вычитателя, вход второго слагаемого первого сумматора соединен с выходом второго вычитателя, вход разрешения которого соединен с вторым выходом блока синхронизации, входы первого и второго слагаемых третьего сумматора соединены соответственно с выходами второго и третьего регистров сдвига./ОО 7 тгУ Саста в и тел ь А, Кл юе вТехред М.Моргентал Корректор Т. Палий Редактор В. Ковтун Производственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 101 Заказ 203 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб 4/5