Преобразователь кода из системы остаточных классов в полиадический код

О й К С А 1-." 1 1)фс: Й фОБРРТЕ .: 61) Додо.нит-.ьно; к авт,: ь22) Заявиво,О7 Рисо:диневне ааяв и и сударствеинои поитеааата Инннстроа СССРоо делам нибрееннйи оп(рынй 23) Приоритв. иог1, .,ф Изобретен.е относится к вычислихинке я предназначено для использоваяаифровь:с ь,:часлителвнь: а "на;1опик ,м; представления чиселостаточных классов.Известны преобразователи ко.;.=. из систеостаточных классов в по 1 и-ди.-.е ;й од,Одно из известных устройств 1 ь:- ка -льную структуру, причем каждый канал со=. держит табличные схемы модуль;,ого сло:кея, каждая из которых содержит:ьдикатор переносов, формирователь множтельного пете;ьнои ч, поь еноса и блоки пе Однако такой ий коэффициент ирекодирования .; свертки 111 нреобразовате;- имеет низспользования оборудования,Наиболее близким техническогу реш нию к изобретению который содержит является преобразователь,ходной рег,стр, входы с входны:ша.". декотороо соединены шифратор первая г ппа выходов кс:орого входа 1". блока а,ы.; ,. ды которсг" сед,;,.:. дов блока о --соединена со всемикроме первого вых: первой рудной вхсумма.;оров 54) ПРЕОБРАЗОВАТЕЛЬ Цел;-,;, 1 одого;:;:е.--, - ,.эж:. - .,о . ., -о."6 1 два блс; = ., 1,-".;,.-; вь,.од ь ьхо-,- вхо а.".е"вс 1 . Г а 3.е;етая 1в,хоп. ными 1 Г,1 ь" -в - ,отои;: ,ог ка зле,е тв :оединен с первь выходом олока уг-;а:.= второй в .ход отопогоедина с .прав. - .=;1 м вход;м второго блока аллеман;в И, в-дь от 1 ого лодключень ко вс .ода входного регистра, крок.е пеовогокс в ого -;пе выходо; де 1- ратора, иара,онные входы второго блока злемеьтоь. глянь с в:-ходам блока ";одуль , ы.ато 3 В, вторая группа входсв ког-. - - с,:-зена ко все.входнь,: шина," ле 3 ". все вьходы первог.б."ок -". -.;. гоохе пеов 01 о. од:л;3 первог -.:, - -.:. - . тов И соед:-.;. вьНа чертеже изображена блок-схема предлагаемого устройства,Преобразователь содержит входной регистр 1, первый блок элементов И 2, де шифратор 3, блок памяти 4, блок 5 модульных сумматоров, второй блок 6 элементов И, блок управления 7, группу выходов 8 дешифратора 3, вторую группу выходов 9 дешифратора, первый выход 10 блока управления 7 10 и второй выход 1 1 блока управления 7.Преобразователь работает следующим образом.На входы преобразователя поступает информация, соответствующая представлению 35 исходного числа в системе остаточных классов, Эта информация записывается во входной регистр 1, На М -том такте работы преобразователя управляющим сигналом с первого выхода 10 блока управления 7 разрешается пе редача остатка только по к -ому основанию через первый блок элементов И 2 на дешифратор 3. С первой группы выходов 8 дешифратора 3 этот остаток поступает на соответствующий элемент блока памяти 4. Кроме З того, этот остаток в дешифраторе расшифровывается и со второй группы выходов 9 дешифратора как цифра полиадического кода заносится во входной регистр 1, При расшифровке в дешифраторе 3 реализуется фор- З 0 мулаРк35К гдек- остаток числа по основанию р, попученный в результате К)- ого такта работы устройства.Поскольку остаток по первому основанию равен первой цифре полиадического кода х расшифровки этого остатка в дешифраторе 3 не производится. Поэтому остаток по первому основанию с первого выхода первогобло- д ка элементов И 2 передается непосредственно на первый вход блока памяти 4, В блоке памяти формируются дополнительные коды остатков минимальных чисел по основаниям Р 1 Р 2 ", р л т,е, формирование велиКК+1 к+1к+ 2. к+2,"р - Ск ,игде ) - остаток минимального числа по-ому основанию на к-ом такте ра 55 боты преобразователя. Дополнительные коды остатков минимальных чисел поступают на входы блока 5 модульных сумматоров, на вторые входы которых с выходов входногорегистра 1 поступают остаткипосоответствующим основаниям, представляющие результаты работы преобразователя в предыдущем такте, При этом на выходе блока 5 формируются остатки вида:кк к- к к.4 ка - 0 О - А с. -Д,кф ки г к к кц-)"к-где) - остаток по ) -ому основанию после Й -1 )-го такта работы преобразователя, Таким образом в преобразователе осуществляется последовательная нулевизация исходного числа, При этом по основаниям Р ( 1 = 1, 2,к ) выработка дополнительных кодов остатков минимальных чисел на 1 юм такте работы преобразователя не производится, т.е, соответствующие элементы блока памяти 4 для каждого последующего такта упрощаются и для последнего 1 П -1)-го такта происходит формирование кодов только по последнему ( П -му) основанию. Результаты к-ого такта работы преобразователя передаются через второй блок 6 элементов И на входы входного регистра 1. При этом на управляющие входы второго блока элементов И поступает управляющий сигнал со второго выхода 11 блока управления 7. Этим сигналом обеспечивается передача на входной регистр 1 только остатков по основаниям р (= К+1, К+2, и).В результате-ого такта работы преобразователя во входном регистре 1 на триггерах, соответствующих остаткам по основаниям Р 1 (1: 1,2 К ) будут находиться цифры полиадического кода числа, а на триггерах, соответствуюших остаткам Р. ( = К+1, К+2, Г 1 )будут находиться результаты нулевизации исходного числа после к -ого такта работы преобразователя.Для своей реализации преобразователь требует значительно меньших аппаратурных затрат, чем прототип. Основное отличие аппаратурных затрат заключается в разном количестве структурных элементов типа модульных и двоичных сумматоров и элементов дешифраторов. Так и в прототипе используются:модульных сумматорови+1ГП= - П - 22 )двоичных сумматоров-12дешифраторовПредлагаемый преобразователь требует для своей реализации 2 ( П, -1) структурных элементов типа модульных сумматоров и дешифраторов, Поскольку затраты на первый и второй блок элементов И приближаются к за 525946тратам на выходной регистр прототипа, в прототипе используется структурных элементов типа сумматоров и дешифраторов вО. + П - 52(п)раз больше. При й -5 величина Ь: 4; при П. =10 величина о=6, что свидетельствует об увеличении коэффициента использования оборудования в предлагаемом преобразователе,10 формула изобретения Преобразователь кода из системы оста 15 точных классов в полиадический код, содержащий входной регистр, входы которого соединены с входными шинами, дешифратор, первая группа выходов которого соединена со20 всеми входами блока памяти, кроме первого выходы которого соединены с первой группой входов блока модульных сумматоров, о т - личающийся тем,что,сцелью увеличения коэффициента использования обо 25 рудования, он дополнительно содержит блок управления и два блока элементов И, причем выходы входного регистра соединены с информационными входами первого блока элементов И и выходными шинами, управляющий вход первого блока элементов И соединен с первым выходом блока управления, второй выход которого соединен с управляющим входом второго блока элементов И, выходы которого подключены кЬ всем входам входного регистра, кроме первого, и ко второй группе выходов дешифратора, информационные входы второго блока элементов И соединены с выходами блока модульных сумматоров, вторая группа входов которого подключена ко всем выходным шинам, кроме первой, все выходы первого блока элементов И, кроме первого, подключены к входам дешифратора, а первый выход первого блока элементов И соединен с первым входом блока памяти,Источники информации, принятые во внимание при экспертизе1, Авторское свидетельство407301,М.Кл. 6 06 Г 5/02 от 1971 г.2. Авторское свидетельство328448, М,Кл. С 06 Р 5/02 от 1970.525546 Составитель Л. ШкатуллаТехред А, Богдан Корректор Л. Боринская Ивано 5144/485ПНИИП иал ППП "Патент", г, Ужгород, ул, Проектная, 4 Тираж 864 осударственного по делам из 113035, Москкомитетобретенийа, КПодписноесвета Министров Соткрытийаушская наб, й 4/5