Микропроцессор

ИСАНИЕ ИЭОБРЕТЕНИ ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(57) Изобретение относится к области вычислительной техники, в частности к микропроцессорам, осуществляющим обработку цифровой информации, Целью изобретения является повышение производительности микропроцессора. С этой целью в микропроцессор, содержащий арифметико-логический блок, регистр состояния, блок синхронизации, блок управляющей памяти, блок регистров, дешифратор микрокоманд,регистр адреса, блок формирования адреса, блок асинхронного приема-передачи, блок блокнотной памяти, счетчик адреса, счетчик команд и адресный мультиплексор, введены дополнительный арифметико-логический блок, дополнительный блок регистров, дополнительный регистр адреса, дополнительный блок блокнотной памяти, дополнительный счетчик адреса, дополнительный счетчик команд, дополнительный адресный мультиплексор и блок прерываний и прямого доступа. Это обеспечивает построение многоразрядного микропроцессора с различными разрядностями операндов, возможность обработки инициативных сигналов при минимальной реакции на них и обмен с памятью высокоскоростных устройств в режиме прямого доступа, что позволяет строить системы, работающие в реальном масштабе времени. э.п, ф-лы, 7 ил.ристров подключен к выходу кода операции блока управляющей памяти, аинформационный выход дополнительногоблока регистров соединен с информационными входами дополнительного ре 30 ристра адреса, дополнительного счетчика адреса и дополнительного счетчика35 команд, выходдополнительного регистра адреса подключен к адресному входудополнительного блока блокнотной памяти и является вторым выходом адресавнешних регистров микропроцессора,вход записи дополнительного регистраадреса соединен с выходом признакаадреса блока формирования адреса,вход-выход переноса дополнительногоблока блокнотной памяти подключен квходу-выходу переноса блока блокнотной памяти, а вход выборки дополнительного блока блокнотной памяти соединен с выходом признака адресацииблокнотной памяти блока формированияадреса, вход записи дополнительногосчетчика адреса подключен к вьгходу 50 признака адресации Операндов и командблока формирования адреса, счетныйвход дополнительного счетчика адреса55 соединен с выходом переноса счетчкаадреса, а выход дополнительного счетчика адреса подключен к первому входу дополнительноо адресного мультинен с входом-выходом переноса арифметико-логического блока, вьхоп-вьход признака состояния дополнительного арифметико-логического блока подключен к второму входу-выходу приема-передачи состояния регистра состояния, вход разрешения приема операции дополнительного арифметико-логического блока соединен с выходом признака 10 выдачи микрокоманд блока управляющей памяти, выход кода операции которого подключен к входу кода операции дополнительного арифметико-логического блока, установочный вход которого 15 соединен с установочным входом микропроцессора, информационный вход-выход дополнительного арифметико-логического блока подключен к информационному входу-выходу дополнительного 0 блока регистров, информационному входу-выходу дополнительного блока блокнотной памяти и является вторым входом-выходом данных микропроцессора, вход-выход переноса дополнительного блока регистров соединен с входом- выходом переноса блока регистров, ад. ресньп вход дополнительного блока реплексора, второи вход которого соединен с выходом дополнительного счетчика команд, а,выход дополнительногоадресного мультиплексора являетсявторым выходом дреса операндов икоманд микропроцессора, вход записидополнительного счетчика команд подключен к выходу признака адресацииоперандов и команд блока формированияадреса, счетный вход дополнительногосчетчика команд соединен с выходомпереноса счетчика команд, вход запроса на прерывания блока прерыванийи прямого доступа подключен к входупрерываний микропроцессора, входзапроса на прямой доступ в памятЬблока прерываний и прямого доступасоединен с входом запроса на прямойдоступ в память микропроцессора,входы разрешения прерывания и прямого доступа блока прерываний и прямого доступа подключены к информационным входам-выходам арифметико-логического блока, вход признака концакоманды блока прерываний и прямогодоступа соединен с выходом признакаконца команды блока управляющей памяти, установочный вход блока прерыванй и прямого доступа подключен кустановочному входу микропроцессора,гыход блокировки выдачи адресов бло"ка прерываний и прямого доступа соединен с входами запрета выдачи регистра адреса, дополнительного регистра адреса, адресного мультиплексора и дополнительного адресного мультиплексора, выход разрешения прерывания блока прерываний и прямого доступаподключен к выходу разрешения прерывания микропроцессора, выход разрешен прямого доступа в память блокапрерываний и прямого доступа соединен с выходом разрешения прямого дос.тупа в память микропроцессора, Вхсдпризнаков адресации блока прерыванийи прямого доступа подключен к выходупризнаков адресации дешифратора микрокоманд, вход занесения разрешенийпрерывания и прямого доступа блокапрерываний и прямого доступа соединен с выходом признака адресациивнешних регистров блока формированияадреса, а вьход блокировки синхронизаи блока прерываний и прямого доступасоединен с входом синхронизации арифмет:ко-логического блока, блока асинхронизаци приема передачи и первым входомзадая режима блока синхронизации.2. Микропроцессор по и. 1, о тл и ч а ю щ и й с я тем, что блок прерываний и прямого доступа содержит пять запоминающих элементов, два элемента задержки, шесть элементов И, два элемента ИЛИ, шесть элементов НЕ, причем информационный вход первого запоминающего элемента соединен с входом разрешения прерывания блока, а выход первого запоминающего элемента подключен к первому входу первого элемента И, второй вход которого соединен с входом запроса прерывания блока, выход первого элемента И подключен к тактирующему входу третьего запоминающего элемента, выход которого соединен с информационным входом четвертого запоминающего элемента, тактирующий вход которого подключен к входу признака конца команды блока, выход четвертого запоминающего элемента соединен с выходом разрешения прерывания блока, первым входом пятого элемента И и первым входом второго элемента ИЛИ, выход которого подключен к выходу блокировки выдачи адресов блока, выход пятого элемента И соединен с информационным входом третьего запоминающего элемента, информационный вход второго запоминающего элемента подключен к входу разрешения прямого доступа блока, а выход второго запоминающего элемента соединен с первым входом второго элемента И, второй вход которого подключен к входу запроса на прямой доступ блока, выход второго элемента И соединен с третьим входом третьего элемента И и входом первого элемента НЕ, выход которого подключен к входу первого элемента задержки, выход которого соединен с тактирующим входом пятого запоминающего элемента, установочный вход ивыход которого подключены соответстненно к выходу и входу второго элемента задержки, выход второго элемента задержки соединен с входом шестого элемента НЕ, выход которого подключен к первому входу четвертого 10 элемента И, второй вход которого соединен с входом признака конца командыблока и вторым входом третьего элемен.та И, выход четвертого элемента И подключен к входу четвертого элемента НЕ, 15 выход которого соединен с вторым входом шестого элемента И, выход которого подключен к входу пятого элемента НЕ, выход которого является выходом блокировки синхронизации бло ка, вход признаков адресации блокасоединен с первым, а вход признакаадресации внешних регистров блокас вторыми входами первого элементаИЛИ, выход которого подключен к 25 входу второго элемента НЕ, выходкоторого соединен с первым входомтретьего элемента И, выход которогоподключен к входу третьего элемента НЕ, выход которого соединен с 30 вторым входом второго элемента ИЛИ,первым входом шестого элемента Ии является выходом разрешения прямого доступа блока, установочные входы первого, второго и четвертого запоминащих элементов и второйвход пятого элемента И подключены к установочному входу блокаа тактирунзцие входы первого ивторого запоминающего элементов 40 соединены с входом признака адресации внешних регистров блока.1330634 Составитель Г. Виталиеедактор Л. Пчолинская Техред Л,Сердюкова ректорЛ. Патай ираж 67 акаэ 3584/51 одписно ВНИИПИ Государственного комитета С по делам изобретений и открытий 35, Москва, Ж, Раушская наб.,/5 1130 Проиэводственно-полиграфическое предприятие, г, Ужгород, ул, Проектная, 1330634Изобретение относится к вычислительной технике, в частности к микропроцессорам, осуществляющим обработку цифровой информации.Цель изобретения - повышение производительности микропроцессора.На фиг. 1 представлена структурная схема микропроцессора; на фиг. 2 блок прерываний и прямого доступа; на фиг. 3 - временная диаграмма прерывания; на фиг. 4 - временная диаграмма прямого доступа в память; на фиг. 5 - схема блока формирования адреса; на фиг. 6 - схема блока асинхронного приема-передачи; на фиг. 7 - схема блока синхронизации.Микропроцессор содержит арифметико-логический блок 1, соединенный линией 2 приема-передачи состояний с регистром 3 состояний, шиной 4 синхронизации - с блоком 5 синхронизации, блоком 6 формирования адреса и блоком 7 асинхронного приема-пере- дачи, линией 8 приема-передачи микрокоманд - с блоком 9 управляющей памяти, линией 10 начальной установки - с источником 11 сигнала начальной установки системного устройства, блоком 5 синхронизации, блоком 9 управляющей памяти и блоком 6 формирования адреса. Микрокомандуая магистраль 12 соединяет блок 1 с блоком 9 управляющей памяти, регистром 3 состояния, накопительным регистром 13, блоком 14 регистров (регистров общего назначения), счетчиком 15 команд и дешифратором 16 микрокоманд, а магистраль 17 данных - с накопительным регистром 13, блоком 14 регистров общего назначения, счет. чиком 15 команд, счетчиком 18 стека, блоком 19 блокнотной памяти, блоком 9 управляющей памяти и управляемым объектом. Регистр 3 состояний соединен магистралью (шиной) 20 состояний с блоком 3 управляющей памяти, блок 5 синхронизации - линией 21 исполнения мпкрокоманд с блоком 9 управляющей памяти, по входу 22 пуска - с источником 23 сигнала пуска системного устройства, по входу синхронизации 24 - с выходом блока 7 асинхронного приема-передачи, по выходу 25 синхронизации признаков - с блоком 6 формирования адреса. Накопительный регистр 13, регистры блока 14 и счетчик 15 команд связаны внутренней адресной магистралью 26 со 10 20 25 30 35 40 45 50 55 счетчиком 27 адреса, счетчиком 28команд и регистром 29 адреса. Выход30 регистра 29 адреса соединен суправляемым объектом 31 и блоком 19блокнотной памяти; выход 32 счетчика28 команд - с адресным мультиплексором 33, выход 34 счетчика 27 адреса -с адресным мультиплексором 33, выход 35 признака адресации блокнотнойпамяти блока 6 - с блоком 19 блокнотной памяти, выход 36 признака адресации операндов и команд блока 6 со счетчиками 27 и 28 адреса и команд, выход 37 признака адресацииблока 6 - с регистром 29 адреса, авыход 38 признака адресации внешнихрегистров блока 6 - с управляемымобъектом 31. Входы 11 и 23 образуютвнешний вход 39. Блок 19 блокнотнойпамяти, блок 9 управляющей памятии дешифратор 16 микрокоманд соединенлинией 40 признаков команд с блоком5 синхронизации, а линией 41 признаков адресации - с блоком 6. Адресный мультиплексор 33 соединен черезвыход 42 с управляемым объектом 31.Дополнительный арифметико-логическийблок 43 соединен линиями 44 переноса с арифметико-логическим блоком 1,линией 8 приема-передачи микрокомандс блоком 9 управляющей памяти, линией 45 приема-передачи состояний срегистром 3 состояний, по входу операций - с микрокомандной магистралью 12, по установочному входу -линией 10 с источником 11 сигналаначальной установки системного устройства, а информационной магистралью46-с входами-выходами дополнительногоблока 47 регистров, дополнительногоблока 48 блокнотной памяти и управляемым объектом 31. Дополнительныйблок 47 регистров соединен линиями49 переносов с накопительным регистром 13, регистрами 14 общего назначения и счетчиком 15 команд, по адресному входу - с микрокомандноймагистралью 12, а адресной магистралью 50 - с входами дополнительногосчетчика 51 адреса, дополнительногосчетчика 52 команд и дополнительногорегистра 53 адреса. Выход дополнительного регистра 53 адреса соединенмагистралью 54 с дополнительным блоком 48 блокнотной памяти и управляемым объектом 31, а вход записи регистра 53 - с выходом 37 признакаадресации блока 6. Дополнительный3 1 блок 48 блокнотной памяти соединен линией 55 переноса счетчика 18 стека с блоком 19 блокнотной памяти, а по входу выборки - с выходом 35 признака адресации блокнотной памяти блока 6. Дополнительный счетчик 51 адреса по входу записи соединен с выходом 36 признака адресации операндо и команд блока 6, а по счетному входу - линией 56 переноса со счетчиком 27 адреса. Причем выход дополнительного счетчика адреса 51 соединен магистралью 57 с входами дополнительного адресного мультиплексора 58, второй вход которого связан магистралью 59 с выходом дополнительного счетчика 52 команд. Дополнительный счетчик 52 команд соединен по входу записи с выходом 36 признака адресации операндов и команд блока 6, а по счетному входу - линией 61 переноса со счетчиком 28 команд. Дополнительный адресный мультиплексор 58 связан магистралью 60 с управляемым объектом 31. Блок 62 прерываний и прямого доступа соединен по входам 63 и 64 запроса на прерывание и прямой доступ в память соответственно и выходам 65 и 66 разрешения прерывания и прямого доступа в память соответственно с управляемым объектом 31 и магистралью 17. Установочный вход блока 62 линией 10 подключен к источнику 11 сигнала начальной установки системного устройства, а по выходу 67 блокировки выдачи адресов - к адресному мультиплексору 33, дополнительному адресному мультиплек. сору 58, а также входам запрета выдачи регистра 29 адреса и дополнительного регистра 53 адреса. Младшие разряды магистрали 17 соединены с входами разрешения прерывания и разрешения прямого доступа блока 62 прерываний и прямого доступа, а также шиной 4 синхронизации - с блоком 1, линией 68 признака конца команды - с блоком 9 управляющей памяти, линией 38 признака адресации внешних регистров - с блоком 6, линией 41 признаков адресации - с дешифратором 16 микрокоманд.Блок 62 прерываний и прямого доступа (фиг. 2) содержит запоминающие элементы 69 и 70, элементы И 71 и 72, элемент ИЛИ 73, запоминающий элемент 74, элементы НЕ 75 и 76, запоминающий элемент 77, элементы 330634 И 78 и 79, элемент 80 задержки, элемент И 81, элементы НЕ 82 и 83, запоминающий элемент 84, элемент ИЛИ 85, элемент И 86, элемент 87 задержки и элементы НЕ 88 и 89. Запоминающий элемент 69 по информационному входу соединен одним разрядом маги- в страли 17 с регистром 13, регистра 10 ми 14 и счетчиком 15, а по выходулинией 90 с первым входом элемента И 71, второй вход которого линией 63 запроса на прерывание связан с управляемым объектом 31. Выход элемента15 И 71 линией 92 соединен с тактирующимвходом запоминающего элемента 74, выход 96 которого подключен к информационному входу запоминающего элемента 77, тактирующий вход которого ли 20 нией 68 признака конца команды соединен с блоком 9. Выход 99 запоминающего элемента 77 соединен линией 65 разрешения прерывания с управляемым объектом 31, первым входом элемента25 И 81 и первым входом элемента ИЛИ 85,выход которого линией 67 блокировки выдачи адресов связан с адресным мультиплексором 33, адресным мультиплексором 58, регистром 29 и регистром30 53Выход 102 элемента И 81 соединен синформационным входом запоминающего элемента 74, информационный вход запоминающего элемента 70 - одним разрядом магистрали 17 с регистром 13, регистрами 14 и счетчиком 15. Выход 91 запоминающего элемента 70 соединен с первым входом элемента И 72, второй вход которого линией 64 запроса на прямой доступ в память подключен 40 к управляемому объекту 31, а выход93 - к третьему входу элемента И 78 и входу элемента НЕ 75, выход 95 которого соединен с входом элемента 80 задержки, выход 98 которого свя 45 зан с тактирующим входом запоминающего элемента 84, установочный вход которого линией 106 соединен с выходом, а выход - линией 104 с входом элемента 87 задержки. Выход элемента 87 линией 106 связан с входом элемента НЕ 89, выход 107 которого соединен с вторым входом элемента И 79, первый вход которого линией признака конца команды 68 подключен к блоку 9 и второму входу элемента И 78. Выход 101 элемента И 79 соединен с входом элемента НЕ 83, выход 103 которого с в я за н с вторым входом зле ме нта И 86, выход 105 которого соединен с входом45 5 13306 элемента НЕ 88, выход которого шиной 4 синхронизации подключен к блоку 1. Эле. мент ИЛИ 73 по первому входу соединен5 линией 41 признаков адресации с дешифратором 16, по второму входу - линией 38 признаков адресации внешних регистров с блоком 6, а по выходу 94 - с входом элемента НЕ 76, выход 97 которого связан с первым входом элемента И 78, выход 100 которого подключен к входу элемента НЕ 82, выход которого линией 66 разрешения прямого доступа соединен с вторым входом элемента ИЛИ 85, первым входом элемента И 86 и управляемым объектом 31. Установочные входы запоминающих элементов 69, 70 и 77 и второй вход элемента И 81 линией 10 соединены с источником 11 сигнала начальной уста-, новки системного устройства, а тактирующие входы запоминающих элементов 69 и 70 линией 38 признака адресации внешних регистров - с блоком 6.Блок 6 формирования адреса (фиг. 5) 25 содержит первый 108, второй 109 и третий 110 запоминающие элементы, элементы И 111-116, четвертый запоминающий элемент 117, а также элементы И 118-120. Структура блока 6 полностью аналогична структуре блока управления адресацией известного устройства;Блок 7 асинхронного приема-передачи (фиг. 6) содержит элемент 121 задержки, элемент И 122, элемент 123 задержки, элементы И 124-126, элементы 127 и 128 задержки, элемент И 129, магистральный переключающий элемент 130, элемент НЕ 131, запо О минающий элемент 132, элемент И 133, элемент 134 задержки, запоминающий элемент 135, элемент ИЛИ 136 и магистральные переключающие элементы 137 и 138. Блок 7 асинхронного приема-передачи полностью идентичен блоку асинхронного приема-передачи известного устройства.Бл 5 к 5 синхронизации (фиг7) образуют элемент И 139, элемент 140 задержки, элемент И 141, элементы НЕ 142 и 143, элементы ИЛИ 144 и 145, элемент И 146, запоминающий элемент 147, элемент НЕ 148, элемент 149 задержки, запоминающий элемент 150, элемент И 151, запоминающие элементы 152-154, элемент И 155, эле мент 156 задержки, элемент И 157. Структура блока 5 синхронизации пол 34ностью аналогична структуре блокасинхронизации известного устройства.Арифметико-логический блок 1 идополнительный арифметико-логическийблок 43 предназначены для выполненияарифметических, логических и сдвиговых операций над операндами и образуют единое арифметико-логическоеустройство (АЛУ), Блок 1 и дополни-тельный блок 43 могут быть построены,например, на комбинационных схемахчетырехраэрядного арифметико"логического узла с асинхронным переносом.Регистр 3 состояния имеет четыреразряда и содержит триггер расширения (Р), триггер знака (3), триггерпереполнения (П), триггер нуля (Н).После завершения операции он фиксирует текущее состояние арифметикологического устройства. Его выходы,соединенные магистралью 20 с блоком 9управляющей памяти, управляют ветвле"нием последовательностей микрокомандв зависимости от состояния АЛУ,Блок 5 синхронизации организуетцикл выполнения команд.Блок 6 формирует абсолютный адрес,вырабатывая управляющие сигналы дляприема старшего и младшего адресногослова на регистр 29 адреса, счетчик27 адреса и счетчик 28 команд, а также на регистр 53 адреса, счетчик 51адреса и счетчик 52 команд,Блок 7 асинхронного приема-передачи формирует сигналы-идентификаторы,обеспечивающие асинхронный обмен помагистралям.Блок 9 управляющей памяти (УП)предназначен для хранения и выдачимикрокоманд, обеспечивающих управление различными блоками микропроцессора в цикле выполнения команды начального пуска и процедуры прерыванияпрограммы.1Накопительный регистр 13, регигистры 14 общего назначения, счетчик15 команд и дополнительный блок 47регистров образуют единый узел регистров (УР), в котором накопительный регистр 13 и его продолжение вблоке 47 регистров обеспечивает выполнение операций и промежуточноехранение операндов, регистры 14 и ихпродолжения в блоке 47 регистровиспользуются как универсальные программно доступные регистры для построения эффективных программ, а счетчик 15 и его продолжение в блоке 47330634 При поступлении команды по магистралям 17 на вход УП 9 на магистрали12 разворачивается соответствующаяей последовательность микрокоманд,обеспечивающая обработку операндов 25 находящихся в регистрах 14 и их продолжениях в блоке 47 регистров илиБН или поступающих из внешней памятиоперандов по магистралям 17 и 46. Приэтом дополнительный блок 43 работает ЗО параллельно и синхронно с арифметико-логическим блоком 1, что обеспечивается его подключением по управляющим входам и установочному входу ктем же линиям и магистралям, что исоответствующие управляющие входыблока 1. Связь по линиям 44 переносаи управления с арифметико-логическимблоком 1 обеспечивает обработку операнда в АЛУ как единого целого, а 4 р магистрали,11 и 46 образуют единуюшину данных микропроцессора.Блок 47 регистров работает параллельно и синхронно с накопительнымрегистром 13, регистрами 14 и счет чиком 15, поскольку его адресныйвход подсоединен к общей микрокомандной магистрали 12, а линии 49 переноса и управления объединяют соответствующие регистры в единое целое.БН, состоящий из блока 19 блокнотной памяти со счетчиком программногостека 18 и дополнительного блока 48блокнотной памяти организован так,что хранит операнды, разрядность которых соответствует разрядности АЛУ иУР, а их выборка и выдача на магистрали 17 и 46 происходит параллельнокак в блоке 19 блокнотной памяти, таки, в дополнительном блоке 48 благодаря 7 1 формирует младшее слово последовательных адресов команд.Распределение регистров УР: РО, Р 1 и Р 2 - регистры общего назначения; РЗ - регистр-указатель старшего слова адреса операнда; Р 4 - региструкаэатель младшего слова адреса операнда; Р 5 - регистр-указатель стека; Р 6 - регистр-указатель старшего слова адреса команды; Р 7 - счетчик адреса команды.Дешифратор 16 микрокоманд обеспечивает формирование управляющих сигналов в цикле выполнения микрокоманды.Счетчик 18 и его продолжение в блоке 48 предназначен для органиэации программного стека.Блок 19 блокнотной памяти и дополнительный блок 48 блокнотной памяти образуют блокнотный накопитель (БН) промежуточных результатов и переменных параметров. Ячейки этого накопителя не адресуются по счетчику команд, поэтому их содержимое не может быть командой.Счетчик 27 адреса и счетчик 51 адреса хранят старшие разряды абсолютного адреса операнда, счетчик 28 команд и счетчик 52 команд - старшие разряды адреса команды, регистр 29 адреса и регистр 53 адреса - младшиз разряды адресов операндов и команд.Адресный мультиплексор 33 и мультиплексор 58 передают во внешнюю память старшее адресное слово либо со счетчика команд 28 и счетчика 52 команд соответственно в режиме выборки команды, либо со счетчика адреса 27 и счетчика 51 адреса операнда соответственно в режиме выборки операнда.Блок 62 прерываний и прямого доступа по сигналу управляемого объекта 31 по линии 63 блокирует выполнение следующей команды и после завершения текущей команды организует процедуру прерывания программы, а го сигналу от управляемого объекта 31 по линии 6 1 обеспечивает в промежутках между циклами записи и считывания микропроцессора прямой доступ в память.Так же, как и в известном устройстве, основные процедуры, выполняемые микропроцессором, организуются микропрограммно.После начальной установки, осуществляемой сигналом на шине 1 О, вырабатываемым на линии 39 сигналом 11, блоки и узлы микропроцессора устанавливаются в исходное состояние. Сигнал на линии 22 инициирует блок 5 синхронизации так, что на его выходах формируются управляющие сигналы, необходимые для организации цикла начального пуска. При этом УП 9, инициируемая сигналом по линии 10 21, формирует на магистрали 12 последовательность микрокоманд, обеспечивающую установку регистров-указателей адресов и счетчиков команд в состояния, соответствующие передаче управления на нулевую ячейку внешней памяти программы. Таким образом, выполнение программ всегда начинается с нулевой ячейки памяти программ.объединению последних управляющими линиями 55 с блоком 19 блокнотной памяти и подключению по управляющему входу к тому же выходу 35, что и блок 19, блока 6.При органиэации на базе микропроцессора вычислительной системы основным управляемым объектом 31 для него является память, которая, как и для известного устройства, делится на область программ и данных (ОПД), область памяти блокнотного типа (ОПБ) и область регистров периферийных устройств (ОП). Каждая иэ этих областей выбирается с помощью признаков, вырабатываемых блоком 6 на шинах 35 и 38 по микрокоманде, обеспечивающей передачу адреса в соответствующую область памяти, которая расшифровывается дешифратором 16 и возбуждает на его выходе 41 сигнал, инициирующий выработку этих признаков. Ячейки областей памяти адресуются абсолютным адресоМ на адресных выходах 30, 42, 54 и 60 микропроцессора, причем адресные выходы 60 и 42 мультиплексора 58 и адресного мультиплексора 33 адресуют выбранную подобласть памяти (страницу), а адресные выходы 30 и 54 регистра адреса 29 и регистра 53 адреса адресуют ячейку и подобласти.Для адресации ячейки в ОПД в процессе выполнения команды, содержащей в своем формате полный абсолютный адрес, УП 9 формирует на магистрали йикрокоманд 12 микрокоманду, обеспечивающую передачу старшего адресного слова по магистралям 50 и 26. При этом дешифратор 16 формирует сигнал по линии 40, который привязывается к сигналам асинхронного приема-передачи по линии 24 иэ блока 7 в блоке 7 синхронизации и по линии 25 поступает в блок 6, который, в свою очередь, формирует уровень по линии 36 для приема старшего адресного слова либо в счетчик 27 адреса и счетчик 51 адреса, либо в счетчик 28 команд и счетчик 52 команд, а также соответствующий уровень на линии 38 в зависимости от того, адресуется операнд или команда. По следующей микрокоманде из УР по магистралям 50 и 26 передается младшее адресное слово. При этом блок 6 формирует по сигналу асинхронного приема-передачи,поступающему из АЛУ по55 вает сигнал по линии 63. Если прерывание разрешено, т.е. в запоминающий элемент 69 блока 62 предварительно по магистрали 17 из УР записана "1" и уровнем на линии 90 отлинии 4, сигнал по линии 37, обеспечивающий прием младшего адресногослова на регистр 29 и регистр 53,Адресный мультиплексор 33 и адресныймультиплексор 58 транслируют старшееадресное слово, поступающее по магистрали 34 из счетчика 27 адреса имагистрали 57 из счетчика 51 адреса,если выбирается операнд, либо поступа-ющее по магистрали 32 из счетчика команд,28 и магистрали 59 иэ счетчика 52 команд, если адресуется команда, во внешнюю память, выбирая таким образом под"15 область. Мпадшее адресное слово передается иэ регистра 29 адреса и регистра 53 адреса по магистрали 30 и54 соответственно в БН и внешнюю память, выбирая ячейку в подобласти.2 О Поскольку в большинстве случаевкоманды и операнды выбираются из па"мяти последовательно, для выборкиследующей ячейки нет необходимостивыбирать новую подобласть и следующая25 команда может содержать только младщую часть абсолютного адреса. Болеетого, при последовательном выбореячеек счетчики 27 и 51 адреса, работая синхронно, при переполнении ре 30 гистра - указателя адреса Р 4 в УРобеспечивают автоматический переходиэ одной страницы в другую, благодарясвязи по линии 56, Аналогичная процедура благодаря связи по линии 61 выполняется и в счетчике 28 команд сосчетчиком 52 команд при переполнениисчетчика адреса Р 7 и УР,У известного устройства механизмпрерывания программы отсутствует,4 О следовательно, УП 9 не содержит последовательности микрокоманд, соответствующей этой процедуре. Однако всистеме команд известного устройстваимеется команда обращения к подпрог-45 рамме, по которой текущее содержимоесчетчика команд и регистров-указателей адреса переписывается в стек,расположенный в блокнотной памяти, иуправление передается по абсолютномуадресу, записанному в формате команды, С использованием этой командыпроцедура прерывания организуетсяследующим образом. Внешнее устройство, требущее прерывания, вырабаты 1330634 12крыт элемент И 71 этот сигнал под- перехода по прерывателю. На этом выготавливает гене ате ератор одиночного им- полнение команды обращения к подпрогпульса ГОИ постпостроенный на запоминаю. Рамме заканчивается и УП 9 вновь форщих элементах 74 их 74 и 77 и элементе мирует по линии 68 признак "КонецИ 81 аз ешаяр р я его срабатывание по5команды , по которому ГОИ блока 62снимает уровень на выходе 99 эапоминаиз УП 9. В кон е выполнен ющего элемента 77, завершая процедурукоманды УП 9 вы абав рдбатывает признак прерывания и подключая снятием сиг"Конец команды" по линии 68д " по линии 68, по ко нала на линии 67 адресный мультиплектором ГОИ с абатР у сра атывает, устанавливая сор 33 и мультиплексор 58, регистр 29 ина выхо е 99 запомд запоминающего элемента регистр 53 к адресныммагистралям. Та 77 уровень, который передается по ким образом, все необходимые действиялинии 65 на вса все внешние устроиства, для организациипрерывания, аименнов том числе ичисле и то, которое потребова сохранение адреса выхода из программыло прерывания, и является сигналом обработки прерывания и передачи управподтверждения приема запроса на пре- ления напервую командупрограммы обрарывание, а также через элемент ИЛИ ботки прерывания, выполнены. Возврат на85 поступает по линии 67у о линии 67 на адресныи основную программу из программы обму иплексор 33, мультиплексор 58, 2 п работки прерывания производится помультиплексорегистр 29 и егист нормально исполняемой команде выходаих от магистралей 42Рдлеи 42 60 30 и 54 из подпрограммы. Кррци ддресд вьжосоответственно. Мик оп о ессМикропроцессор пере- да из программы обработки прерывания,ходит к выборке следующей команды бнео ходимая в связи в тем, что ввыставляя старшее слово ее адреса на 25др а на 25 процедуре прерывания микропроцессорсчетчик 28 и счетчик 52 и младшее выполняет фиктивную команду обрдщеслово на регистр 29 и регистр 53,ния в подпрограмме, выполняется прогОднако, поскольку адресный мультираммно.плексор 33 и мультиплексор 58 аФ На фиг. 3 изображена временнаятакже регистр 29 и регистр 53 отклюлю диаграмма работы блока прерыванийчены от адресных магистралей слеРду- и прямого доступа в режиме прерывающая команда не выбирается из памятикоманд. Вместо этого устройство т ере В процедуре начальной установкибующее прерывания пол чиволучив сигнал сигналом с входа 11 запоминающийпо линии 65, а также по линии 38 З 5 элемент 69 - триггер разрешения превыставляет на магистрали 17 первое рывания (ТРП), устанавливается вслово вектора прерывания, котороелсостояние 0 , запрещая уровнем попредставляет собой код команды об ара- линии 90 прохождение запроса на прещения к подпрограмме. Получив такойрывание (ПР)код УП 9 вот управляемого объектаФ ыполняет вместо следую 31 по лини 63 через элемент И 71.щей команды команду обращения к поод- Одновременно этим же сигналом припрограмме, т.е. записывает в стек водятся в исходное состояние запомиадрес следующей команды, являющийся нающие элементы 77 и 74. При такомв данном случае адресом выхода из состоянии прерывания от внешних устпрограммы обработки прерывания веуве роиств запрещены. для органиэацииличивает его на "1", организует об- работы с прерыванием командой переращение в память за адресом перехода сылки ТРПсылки в заносится 1 . Теперь1 а чк подпрограмме. Снова вместо этого запрос на прерывание проходит черезадреса устройство, требующее и е ыР У Щ Р Р элемент И 71 и устанавливает эапомивания, выставляет на магист алях 17ма истралях 17 5 нающий элемент 77 по линии 92 так,и 46 второе слово вектора п е ыванияР Р Р ия что уровень с его выхода 96 разрешаявляющееся старшим адресным словом ет установку запоминающего элементаперехода по прерыванию. Посколькоскольку 77 сигналом конец команды (КК) поУП 9 продолжает выполнение команды линии 68 из УП 9. П и постобращения к по и огя под рограмме, это слово 55 этого сигнала запоминающий элементзаписывается в регистр-указатель 77 устанавливается и вырабатываетстаршего слова адреса команды РО. сигнал разрешение прерывания (РП) поАналогично на счетчик адреса командР 7 заноситсялинии 65, одновременно запрещая сбросзаносится младшее слово адреса ГОИ по цепи: вход 11, элемент И 81, 13 1330634линия 102, и формируя сигнал блокировки адресных устройств через элемент ИЛИ 85 по линии 67. Режим прерывания может быть сброшен только вторым сигналом КК, означающим нормальное завершение процедуры, После перехода на программу обработки прерывания микропроцессор может запретить прерывания засылкой "0" в ТРП или оставить их разрешенными. Глубина вложения прерываний, как и у всех подобных устройств, зависит только от глубины программного стека.Режим прямого доступа в память организуется следующим образом.Предварительно во внешнее устройство, которое в процессе выполнения программы может потребовать прямого доступа в память, заносятся начальный и конечный адреса области памяти, отведенной для прямого доступа. Устройство, подготовив данные и текущий адрес для записи в память в режиме прямого доступа или текущии адрес для чтения иэ памяти, в режиме прямого доступа выставляет по линии 64 сигнал запроса на прямой доступ (ПД), Если прямой доступ разрешен, т.е. запоминающий элемент 70 блока 62 триггер разрешения прямого доступа (ТРПД) находится в состоянии 1", сигнал ПД проходит через элемент И 72, открытый уровнем по линии 91, Поскольку цикл прямого доступа мажет быть осуществлен только в промежутках между основными циклами обращения в память со стороны микропроцессора, с выхода элемента И 72 сигнал ПД поступает на вход трехвходового элемента И 78. Циклы обращения в блокнотную память и внешнюю память операндов со стороны микропроцессора наиболее полно идентифицируются сигналом обращения в БН по линии 41 иэ дешифратора 16 и сигналом выборки по линии 38 иэ блока 6 соответственно. Два этих сигнала собранные на элементы ИЛИ 73, формируют через элемент НЕ 76 по линии 97 первый разрешающий уровень на трехвходовый элемент И 78. Цикл выборки команды из внешней памяти идентифицируется сигналом КК из УП 9, Онявляется вторым разрешающим уровнем для трехвходового элемента И 78. Таким образом, если не происходят циклы обращения в память со стороны микропроцессора, сигнал ПД проходит через элемент НЕ 82 и формирует через элемент ИЛИ 85 сигнал по линии 67, отключающий также, как и в режиме прерывания, от адресных магистралей ад ресный ультип ексор 33, ультиплексор 58, регистр 29 и регистр 53. Одновременно с выхода элемента НЕ 82этот сигнал по линии 66 поступает вовсе внешние устройства как сигнал 1 п разрешения прямого доступа (РПД),Параллельно передний фронт сигнал ПДс выхода элемента И 72, задержанныйна элементе задержки 75 и проинвертированный на элементе НЕ 80, посту пает на вход генератора одиночныхимпульсов ГОИ собранного на запо"минающем элементе 84 и элементе 86задержки, который формирует тактовыйимпульс прямого доступа (ТПД). Через ро элемент НЕ 89 по линии 107 ТПД посту"пает на элемент И 79, открытый уровнем по линии 68 во время отсутствияцикла выборки команды, затем по линии101 через элемент НЕ 83 по линии 103 25 на вход элемента И 86, открытый наличием сигнала РПД, и по линии 105 череэ элемент НЕ 88 запрещает на шине 4запуск блока 1 и блока 43, блока 5синхронизации и блока 7 асинхронного 30 приема-передачи, т.е, полностью бло-кирует возможность обращения в памятьсо стороны микропроцессора во времяцикла прямого доступа.Таким образом, внешнее устройство, 35требующее прямого доступа в память,получает все необходимые условия дляорганиэации цикла записи или чтенияпамяти, минуя процессор. По окончаниитекущего цикла прямого доступа внеш, нее устройство снимает сигнал ПД.Одновременно заканчивается импульсПД, длительность которого подбирается достаточной, чтобы перекрыть наибольшую длительность цикла прямого 45 доступа и микропроцессор вновь получает возможность обращения в память.В каждом цикле прямого доступа внешнее устройство анализирует совпадениетекущего и конечного адреса областипамяти, отведенной для прямого доступа, а при их совпадении прекращаетциклы обращения в память, Сообщениеосновной программе об окончании передачи массива в режиме прямого досту 55па может быть организовано, например,в режиме прерывания.Формула изобретения1. Микропроцессор, содержащийарифметико-логический блок, регистр40 состояния, блок синхронизации, блокуправляющей памяти, блок регистров,дешифратор микрокоманд, регистр адреса, блок формирования адреса, блокасинхронного приема-передачи, блокблокнотной памяти, счетчик адреса,счетчик команд и адресный мультиплексор, причем вход-выход признака состояния арифметико-логического блока 10соединен с входом-выходом приемапередачи регистра состояния, информационный вход которого подключен кинформационному входу арифметикологического блока, вход разрешения 15приема операции которого соединен свыходом признака выдачи микрокомандыблока управляющей памяти, выход кодаоперации которого подключен к входукода операции арифметико-логического 20блока, вход синхронизации и вьжодпризнака операции которого соединенысоответственно с первым тактовым выходом и первым входом задания режимаблока синхронизации, второй тактовый 25выход и второй вход задания режима которого подключены соответственно к входуразрешения обращения и информационному выходу блока управляющей памяти,первый адресный вход которого соединен с шиной данных и является входом-выходом данных микропроцессора,информационный вход-выход арифметико-логического блока подключен квходу-выходу данных микропроцессора, 35второй адресный вход блока управляющей памяти через шину состояний соединен с информационным входом-выходом регистра состояния, вход останова блока, синхронизации подключен кпервому выходу дешифратора микрокоманд, информационный вход которогосоединен с выходом кода операцииблока управляющей памяти, информационный вход-выход блока регистров подключен к входу-выходу данных микропроцессора, информационный выходблока регистров соединен с информационным входом регистра адреса, выход которого яВляется Выходом адреса 50внешних регистров микропроцессора,адресный вход блока регистров подклю.чен к выходу кода операции блока управляющей памяти, выход признака адресации блокнотной памяти блока формирования адреса соединен с входомвыборки блока блокнотной памяти,адресный вход которого подключен квыходу регистра адреса, вход записи которого соединен с выходом признака адреса блока формирования адреса, выход признака адресации операндов и команд которого подключен к входу записи счетчика адреса, информационный вход которого соединен с информационным выходом блока регистров, выход признака адресации внешних регистров блока формирования адреса является управляющим выходом микропроцессора, а вход синхронизации блока формирования адреса подключен к третьему тактовому выходу блока синхронизации, четвертый тактовый выход которого соединен с входом синхронизации блока асинхронного приема-передачи, вход-выход которого подключен к входу синхронизации блока формирования адреса, вход синхронизации выдачи признаков которого соединен с третьим тактовым выходом блока синхронизации, вход пуска которого подключен ко входу пуска микропроцессора, а установочные входы блока управляющей памяти, арифметико-логического блока, блока синхронизации и блока формирования адреса соединены с установочным входом микропроцессора, вход признаков адресации блока формирования адреса подключен к второму выходу дешифратора микрокоманд, информационный вход-выход блока блокнотной памяти соединен с входом-выходом данных микропроцессора, выход счетчика адреса подключен к первому входу адресного мультиплексора, выход которого является выходом адреса операндов и команд микропроцессора, информационный вход счетчика команд соединен с информационным выходом блока регистров, а вход записи счетчика команд подключен к выходу признака адресации операндов и команд блока формирования адреса, выход счетчика команд соединен с вторым входом адресного мультиплексора, о т л и ч а ю щ и йс я тем, что, с целью повьппения производительности, он содержит дополнительный арифметико-логический блок, дополнительный блок регистров, дополнительный регистр адреса, дополнительньп блок блокнотной памяти, дополнительный счетчик адреса, дополнительный счетчик команд, дополнительный адресный мультиплексор и блок прерываний и прямого доступа, причем вход-выход переноса дополнительного арифметико-логического блока соеди