Устройство адресации памяти

.1 иехниче МЯТИ выч ыть исистем пани ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ"Электроника В" МС 1120МС 11200,5 ПГЩМ 2.791.013.кое описание, 1981,(54) УСТРОЙСТВО АДРВСАЦИИ (57) Изобретение относитс лительной технике и может пользовано при построении мяти микроЭВМ. Цель изабр расширение Функциональных воэможнас"тей устройства адресации памяти засчет реализации вазможности адресации дополнительной памяти равного сосновной объема, Поставленная цельдостигается путем введения в составустройства элементов И 7, 10, 11, 1314, элементов И И 8 и 15, триггеров9 и 12, Укаэанные элементы Формируотдополнительный разряд адреса в зависимости от состояния разряда ап 1 есации байта магистрали ЭВМ и от типакоманды (байтавая-небайтавая). 11 риразработке программ для вычислительной системы с устройством адресациипамяти могут быть использованы стандартные средс гва автоматизации программирования. 1 ил.Изобретение относится к вьчиспительной технике и может быть испопь;зовяно при построении систем памятимикроЭВМ.Пель изобретения - расцнлрениефункциональных возможностей устройства за счет реализации нозможностиадресации дополнительной памяти равного с основнои объема, 1 ОНа чертеже представпена Функциональная схема устройства,Устройство адресации памяти содержит регистр 1 команд, арифметико-погический блок 2, децифратор 3 команд, 15блок 4 управления адресом микрокомян"ды, блок 5 управляющей памяти регистр 6 микрокоманд, элемент И 7элемент ИЛИ 8, первый триггер 9, эле.- менты И 10 и 11, второй триггер 12, 2 Оэлементы И 13 и 14, элемент ИПИ 15и имеет информационный вход 16, выход 17 адреса следующей команды, выход 18 дополнительного разряда адреса. 25Устройство работает следующим образом.Команда, выбранная из памяти,. через вход 16 поступает в регистр 1 команд и записывается в него по микропрограмме, Из регистра 1 команд разряды команды поступают как в арифметика-логический блок 2 так и на вход,дешифратора 3 команд. В зависимостиот кода команды блок 4 управления ад35ресом микрокоманды Формирует начальный адрес микропрограммы исполненияданной команды, По сформированномуадресу микрокоманды из блока 5 управ-.ляющей памяти выбирается микрокомянда, которая затем записывается в регистр 6 микрокоманд, В регистровомарифметико-логическом блоке 2 одиниз регистров используется как счетчикадреса команд в который по микропрограмме заносится адрес следующей команды, который будет присутствоватьна выходе 17.Элемент И 11 выделяет по адресумикрокоманды момент начала Формирова-г-Дния адреса команды. Импульс, сформированный на выходе элемента И 11., устанавливает триггер 12 признака адре-.са команды в нулевое или единичноесостояние в зависимости от состоянияРазряда адресации байта (00 р магистрали), и если команда не байтовая,то на выходе элемента И 13 будет нулевое состояние, так как триггер 9 признака записи байта будет н нулевом состоянии. Тяким образом, на выходе элемента ИЛИ 15 будет состояние разряда дресации байта (00 р) и поэтому в дополнительном п+1 разряде магистрали бупет нулевое состояние, если адрес команды и данных четный, и единичное состояние, если адрес команды ипи дянных нечетный При выполнении команд с байтовыми операциями обращение за операндом производится в ту память, откуда выбраня команда, так кяк в этом случае нг выходе децифратора 3 команд будет присутствовать признак записи байтя и поэтому триггер 9 признака записи байта установится в единичное состояние, так как ия выходе элемента И 7 сформируется импульс, На выходе элемента И 13 будет лог. "1" ипи "0", н ня выходе элемента И 14 пог. О", при этом на выходе элемента ИЛИ 15 и на выходе 18 устройства будет состояние, зависящее от адреса комянды.1 ормупаизобретенияУстройство адресации памяти, содержащее регистр команд арифметикологический блок, децифратор команд, блок упрявдения адресом микрокоманды, блок управляющей памяти, регистр микрокомянд, причем информационный вход регистра команд является информационным входом устройства, вход записи регисгра команд соединен с входами занесения арифметико-логического блока, блока управления адресом микро- команды и с выходом признака микропрограммы регистра микрокоманд, выход регистра команд соединен с информационным входом дешифратора команд и с информационным нходом арифметико-логического блока, выходы разрядов которого являются адресными выходами устройства, выход стар гового адреса . дешифраторя команд соединен с информационным входом блока управления адресом микрокоманды, выход разрешения которого соединен с входом разрешения децифратора команд, выход начального адреса микропрограммы блока управления адресом микрокоманды соединен с адресным входом блока управляющей памяти, выход блока управляющей памяти соединен с информационным входом регистра микрокоманд о т л и ч а ю - щ е е с я тем, что, с цепью расши1410039 Составитель И.АндреевТехред Л.олийнык Корректор С,Черни Редактор А.Долинич Заказ 3481/45 Тираж 704 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д, 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,рения класса решаемых задач за счетадресации дополнительной памяти равного с основной объема, в него введены пять элементов И, два элемента,ИПИ, два триггера, причем входы первого элемента И соединены с соответствующими разрядами выхода начальногоадреса микропрограммы блока управления адресом микрокоманды, выход первого элемента И соединен с входомсинхронизации первого триггера, входсброса которого соединен с выходомсброса блока управления адресом микрокоманды и с первым входом первогоэлемента ИЛИ, второй вход которогосоединен с выходом второго элементаИ, входы которого соединены с соответствующими разрядами информационного выхода регистра микрокоманд, первый вход третьего элемента И соединен с выходом признака байтовой команды дешифратора команд, вход разрешения которого соединен с вторым входом третьего элемента И, выход которого соединен с входом установки второго триггера, вход сброса которогосоединен с выходом первого элементаИЛИ, прямой выход второго триггерасоединен с первым входом четвертого 10элемента И, второй вход которого соединен с выходом первого триггера,информационный вход которого соединен с соответствующим разрядом выхода следующего адреса арифметико-логического блока и с первым входомвторого элемента ИЛИ, второй вход которого соединен с выходом четвертогоэлемента И, инверсный выход второготриггера соединен с вторым входом пятого элемента И, выход второго элемента ИЛИ является выходом дополнительного разряда адреса устройства,