Буферное запоминающее устройство на полупроводниковых динамических элементах памяти

,ЯО 1525751)4 О 11 С 11/34 ИСАНИЕ ИЗОБРЕТЕНИЯ Иасцпснрй одрс ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР АВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельство СССРУ 1001173, кл. С 11 С 7/00, 1981.Патент США У 4106108,(54) БУФЕРНОЕ ЗАПОМИНАЮР 1 ЕЕ УСТРОЙСТВО НА ПОЛУПРОВОДНИКОВЫХ ДИНАМИЧЕСКИХ.ЭЛЕМЕНТАХ ПАМЯТИ(57) Изобретение относится к вычислительной технике и может быть.использовано при построении буферныхзапоминающих устройств. Цель изобретения - повышение достоверности хранимой информацииУстройство содержит элемент ИЛИ 1, регистр 2 адреса слова, формирователь 3 циклов обмена данными, блок 4 хранения и обработки информации с четным адресом, блок 5 хранения и обработки информации с нечетным адресом. Каждый из блоков 4,5 содержит блок памяти, счетчик адресов регенерации, блок выходных ключей, мультиплексор, буферный регистр адреса, узел управления вводом-выводом, буферный регистр.данных, два узла двунаправленных ключей, узлы обнаружения и исправления ошибок, формирователь управлякщих сигналов, регистр данных а и узел управления коррекцией данных.1 з,п. ф-лы, 8 ил., 2 табл.1525744 Составитель В. РудаковРедактор А. Маковская Техред Л,Олийнык Коррект екмар Заказ 231/47 Тираж 558 ВНИИПИ Государственного комитета по изобрет 113035, Москва, Ж, РаущсПодписное гиям и открытиям при ГКНТ СССРя наб д. 4/5Изобретение относится к вычисли-тельной технике и может быть использовано при проектировании запоминающих устройств,Цель. изобретения - повышение дос"товерности хранимой информации.На фиг. 1 изображена структурнаясхема буферного запоминающего устройства на полупроводниковых динамических элементах памяти; на фиг. 2 "структурная схема каждого из блоковхранения и обработки информации; нафиг. 3 - временные диаграммы работыустройства; на фиг. 4 изображена 15структурная схема формирователя циклов обмена данными; на фиг. 5 - тоже, узла управления вводом/выводом;на йиг. 6 - то же, йормирователя управляющих сигналов; на йиг. 7 - тоже, узла управления коррекцией данных; на йиг. 8 - то же, и модуля памяти(йиг. 8),Буферное запоминающее устройствона полупроводниковых динамических 25элементах памяти (фиг, 1) содержитэлемент ИЛИ 1, регистр 2 адреса слов,формирователь 3 циклов обмена данными, первый блок 4 хранения и обработки инйормапии, имеющей четный адрес, и блок 5 хранения и обработкиинформации, имеющей нечетный адрес.Каждый из блоков 4 и 5 (фиг, 2) содержит блок 6 памяти, счетчик 7 адресов регенерации, блок 8 выходныхключей, мультиплексор 9, буферныйрегистр 10 адреса, узел 11 управления вводом/выводом, буферный регистр12 данных, первый 13 и второй 14 уз"лы двунаправленных ключей, первый15 и второй 16 узлы обнаружения иисправления ошибок, формирователь 17управляющих сигналов, регистр 18данных и узел 19 управления коррекцией данных.Формирователь 3 циклов обменаданными (фиг. 4) содержит счетчик20, пять 1 К-триггеров 21-25, дваэлемента 2 И 26 и 27, элемент НЕ 28,элемент ЗИ 29 и элемент 2 ИЛИ 30.Узел 11.управления вводом/выво 50дом (йиг. 5) содержит два мультиплексора 31 и 32,Формирователь 17 (фиг, 6) содержит четыре дешифратора 33-36, мультиплексор 37, два 1 К-триггера 38 и39, два элемента 2 И 40 и 41, элемент ЗИ 42 и шестнадцать элементов2 ИЛИ-НЕ 43-58. Узел 19 управления коррекцией данных (фиг. 7) содержит два мультиплексора 59 и 60, Э-триггер 61 и элемент 2 И 62.Блок 6 (йиг. 8) содержит модули 63 памяти, состоящие из динамических элементов 64 памяти.Синхроимпульсы, поступающие на входы элементов устройства, деляется на две группы:синхроимпульсы для обработки данных с четным адресом СИ- СИ;,синхроимпульсы для обработки данных с нечетным адресом СИ, - СИз ./Устройство имеет два цикла ОБМЕН ДАННЫМИ и РЕГЕНЕРАЦИЯ. Для каждого из блоков 4, 5 эти циклы следуют один за другим, При этом если в одном из блоков 4, 5 установлен цикл ОБМЕН ДАННЫМИ, то в другом блоке в зто время установлен цикл РЕГЕНЕРАЦИЯ и наоборот.В цикле ОБМЕН ДАННЫМИ происходит запись информации в. блок памяти или ее считывание из него. Информация, записываемая в блок памяти, предварительно кодируется с применением модифицированного кода Хэмминга с шестнадцатью инйормационными и ше" стью контрольными разрядами.Регенерация информации осушест" вляется по строкам. В каждом цикле РЕГЕНЕРАЦИЯ для установленного ад-реса строки регенерируется только половина емкости одного блока 6, что, с одной стороны, позволяет уложиться в максимально допустимый период регенерации, заданными элементами 64 памяти, а с другой, уменьшить общее потребление по питанию.Кроме того, в каждом цикле РЕГЕНЕРАЦИЯ выполняется проверка по коду Хэмминга очередного слова, хранящегося в блоке 6 памяти. При обнаружении ошибки в следующем цикле РЕГЕНЕРАЦИЯ для этого блока памяти искаженное слово исправляется,Влок 6 памяти каждого из блоков 4, 5 состоит из полупроводниковых динамических элементов 64 памяти емкостью 64 К. Элемент 64 памяти имеет 8 адресных входов. Для выбора любой из ячеек элемента 64 памяти сначала необходимо подать восьмиразрядный код адреса строки, фиксируемый сигналом ВАЛ, а затем восьмиразрядный код адреса столбца, фиксируемый5 52 сигналом ЙБ. В режиме считывания (на входе ЧВ - логическая "1") выход элемента 64 памяти переходит из состояния с высоким импедансом в активное состояние под управлением сигнала САБ.Для обмена информацией с запоминающим устройством (ЗУ) необходимо предварительно записать в регистр 2 начальный адрес, а в счетчик 20 количество в обратном коде слов, подлежащих обмену. Запись осуществляется путем кратковременной подачи логического уровня "О" на вход "Начальная установка". Кроме того на входе "Запись/Считывание" устанавливается логический "0", если информация будет записываться в ЗУ, или логическая "1", если необходимо вывести информацию из ЗУ.Обмен информацией инициируется сигналом логическая "1" на входе "Запрос слова" устройства, Пока запроса слова нет, триггеры 23, 24 (фиг. 4) удерживаются в состоянии "0" по входам В. При появлении логической "1" на входе "Запрос слова" на входах В этих триггеров устанавливается логическая "1" и один из них, имеющий на своем входе 1 логическую "1", будет переведен синхроимпульсом (СИ) по входу С в состо.Фяние "1". Поскольку младший разряд адреса слова подключается в входу 1 одного из этих триггеров непосредственно, а другого - чевез элемент НЕ,при четном начальном адресе слова в состояние "1" будет переведен сигналом СИ(фиг. 3) триггер 23. В этом случае вся последующая работа по обмену запрошенного слова будет выполняться узлами и элементами, относящимися к блоку 4 с четным адресом. Логическая "1" с выхода Я триггера 23:запишет по входу С в буферный регистр 10 адреса (фиг. 2) началь" ный адрес слова;. в режиме записи запишет по входу С в буферный регистр 12 данных код данных, подлежащий записи в блок памяти;переведет триггер 39-(фиг, 6) по. входу С в состояние п 1 цфбудет подана на вход В триггера 22.5744 налом СИ. В цикле ОБМЕН ДАН 1 ЬИИ на фО входы МВ элементов 64 подается сигнал с входа "Запись/Считывание".Если на этом входе логическая "1",то по сигналу САБ с выбранного модуля 63 памяти из ячеек, определенныхадресом строки и столбца, будет считана информация. Если же на входе"Запись/Считывание" - логический"0", то по сигналу САБ в выбранный 50 55 10 5 26 25 30 35 6В результате сигнал СИпереведет по входу С в состояние триггер 22. С выхода Я триггера 22 логическая "1" поступит на входы С счетчика 20 и регистра 2 адреса слова и изменит их состояние на единицу. Этот же сигнал будет подан на выход "Подтверждение приема запроса устройства, разрешая тем самым снять логическую "1" с выхода "Запрос слова" и затем установить запрос следующего слова.Когда с выхода Запрос слова логическая "1" будет снята, триггеры 23 и 22 будут установлены по .входам В в состояние "0 сигналами логического 0".Установившийся в состояние "1" триггер 39 (фиг, 6) подает логическую "1" на входы разрешения дешифраторов 33, 34. На выходе этих дешифраторов под управлением сигналов СИ, СИ 8 будут сформированы сигналы управления блоком 6 ВАБ, САБ для модуля 63 памяти, определенного старшими разрядами адреса слова АС С 7 - 19 .Адреса строк и столбцов А ГОО - 073 элементов 64 памяти формируют мультиплексором 9, управляемым сигналами СИз, СИ 4. В цикле ОБМЕН ДАННЫИ разряды адреса слова АС .О - 08 образуют адрес строки, а разряды АС 09 - 16 ) - адрес столбца.Режим работы элементов 64 памяти (фиг. 8) по входу цап задается мультиплексором 37, управляемым сиг-. модуль 63 памяти в ячейки, определенные адресом строки и столбца, будет записана информация.При записи информации в блок 6 с выхода буферного регистра 12 данных код данных поступает на информационные входы узла 15 и входы узла 13 (фиг. 2). Алгоритмы их работы. приведены в табл. 1 и 2 соответственно.50 В режиме записи узел 15 по разрядам кода данных, поданного на егоинформационные входы, в период, определяемый сигналом СИ-, Формируетконтрольные разряды ВК 100 - 053которые, как и информационные, подаются на входы узла 13. Сигнал СИпоступает на входы управления ББ, узла 15 через мультиплексор 31.Узел 13 в цикле РЕГЕНЕРАЦИЯ закрыт, а в цикле ОБМЕН ДАННЫМИ открыт.Направление передачи информации зависит от режима; В режиме записиузел 13 передает информацию от выводов А к вьводам В, обеспечивая темсамым подачу как информационных0 00 - 15.3, так и контрольных ВКГОО - 053 разрядов на входы В элементов 64 памяти.20В случае считывания информации изблока памяти на управляюшие входыБо, Б, узла 15 через мультиплексор31 подаются, соответственно, сигналы СИ, СИ,. Поскольку на управляюшие входы узла 13 в цикле ОБМЕНДАННЫМИ подается в этом режиме свхода "Запись/Считывание" черезмультиплексор 32 логическая "1", тоон будет передавать информацию отвыводов В к выводам А.Информация РОО - 153, ГК 00 -053, считанная в цикле ОБМЕН ДАННЫМИ с модуля 63 через узел.)3, подается на информационные и контрольные35входы узла 15. Последний в конце цикла ОБМЕН ДАННЫМИ по сигналу СИ записьвает поданную на его входы информацию.По окончании цикла ОБМЕН ДАННЫМИ 40узел 13 закрывается, а узел 15 сигналом СИпереводится в режим выдачи исправленной информации, которая появляется на его информационных входах. 45Исправленная информация черезблок 8 поступает на выходы устройства, Блок 8 управляется сигналом СИи открьвается на время выдачи узлом15 исправленной информации.Если узлом 15 будет обнаруженамногократная неустранимая ошибка,то информация об этом также будетвыведена через блок 8 на выход"Ошибка" устройства.Выходные данные, считанные изблока б, и информация о неустранимой многократной ошибке стробируется сигналом, снимаемым с выхода элемента ЗИ 42 (фиг. 6). Стробирующий сигнал формируется с помощьюсигнала СИ 13 только в режиме считьвания.Сигналом СИтриггер 39 перево"дится по входу В из состояния "1"в состояние "О", что является окончанием рабочего цикла, запушенногопервымпоявлением логической "1" навходе "Запрос слова" устройства.При запросе второго слова анало.гично описанному выше будут работать триггеры 24, 25 и блок 5. Обменсловами будет происходить попеременно с каждым из блоков 4, 5. Еслизапрос слова будет выставляться непозже, чем это показано на фиг, 3,обмен словами будет происходить вкаждом цикле,Синхросигналы СИЗ - СИ, предназначенные для управления блоком 5с нечетным адресом, на фиг. 3 не,показаны, Их структура полностью соответствует синхросигналам СИ э и СИ.При запросе последнего слова,после перехода в состояние "1" триггера 22 (если последнее слово имеетчетный адрес) или триггера 25 (еслипоследнее слово имеет нечетный адрес), логическая "1" с выхода Ц, через элемент 2 ИЛИ 30 поступит на входС триггера 21. Поскольку в этомслучае на вход 1 этого триггера свыхода счетчика 20 слов) подаетсялогическая "1", то триггер 21 будетпереведен в состояние "1"Появляющаяся при этом на выходе "Запретзапроса слова" логическая "1" запрешает запрос нового слова, После возвращения триггера 39 в состояние"0" на выходе "Окончание операции"появляется логическая "1", что свидетельствует об окончании обменамассивом информации.Регенерация информации, хранящейся в элементах 64 памяти, осуществляется для каждого адреса строки сигналом БАБ, Адреса строк формируютсяразрядамиО - 71 счетчика 7 адресов регенерации. Разряды 8 - 15)этого же счетчика формируют адресастолбцов, а разряды 16, 17- адреса э.цементов 64 памяти,Сигналы БАБ, используемые длярегенерации, Формируются с помощьюсигналов СИ, и триггера 38, При отсутствии ошибок в словах на входы1 и К этого триггера подана логи 9 152ческая. "1" и он работает как обычный счетный триггер по входу С отсигналов СИи. Когда на выходе Ятриггера 38 логическая "1", под воздействием сигнала СИ, элементом2 И 40 будет сформирован сигнал ВАБдля модулей 63 памяти УР 1 - 4. Еслилогическая "1" будет на выходе Ц,сигнал ВАБ будет подан на модули 63памяти КФ 5-8Счетчик 7 адресов. регенерацииуправляется по входу С с выхода Ц,триггера 38. Смена адреса регенерации происходит при переходе тригге"ра 38 из состояния "0" в состояние"1". Обратный переход триггера 38 неменяет адреса регенерации. Такимобразом, для установленного счетчиком 7 адреса регенерации сначалаформируется сигнал ВАБ для модулей63 памяти УУ 1-4, а затем для мо"дулей 63 УУ 5-8,В отличие от сигнала ВАБ сигналСАБ, формируемый в цикле регенерация, подается одновременно толькона один из модулей 63 памяти. Формируется сигнал САБ дешифраторами35, 36, управляемыми триггером 38и разрядами 1 6, 17 1 счетчика 7 адресов регенерации, Временный интервал САБ задается сигналом СИ, .1Пока нет ошибок в словах, хранимых в блоке 6, в цикле РЕГЕНЕРАЦИЯна входы И элементов 64 памяти подается через мультиплексор 37 логи 1 ческая "1", поэтому с модуля 63 памяти, на который поступил сигнал ГАБ,считывается одно слово по адресу,определенному счетчиком 7 адресоврегенерации. Так как последний пос"ледовательно перебирает все адресаблока 6, то в циклах РЕГЕНЕРАЦИЯвсе слова периодически считываютсяс целью их проверки. Проверка слов по коду Хэмминга осуществляется узлом 16. Считанные с модуля 63 памяти данные Р 100"153. и контрольные разряды РКОО1 подаются на входы узла 16 через узел 14 Последний в цикле ОБМЕН ДАННЫМИ закрыт сигналами, поступающими на его управляющие входы с мультиплексора 60. В цикле РЕГЕНЕРАЦИЯ узел 14 открыт, а направление передачи информации зависит от наличия ошибки в слове, проверенном в предыдущем цикле РЕГЕНЕРАЦИЯ. Если ошибки не5744 10 было, то узел 14 передает информацию от входов А к входам В;На управляющие входы Б , Б, узла 16 при отсутствии ошибки в предыдущем слове подаются мультиплексором 59 соответственно сигналы СИ, и СИ . Сигнал СИ 1 в конце цикла РЕГЕНЕРАЦИЯ переводит узел 16 в режим записи информации, имеющейся на его входах, По окончании записи на выходе этого узла появляется информация о наличии или отсутствии ошибки в проверяемом слове.Если ошибки нет,. то логический "О" с выхода узла 16 через мультиплексор 59 будет подан на вход 0 триггера 61. Сигнал СИ поступающий на вход С этого триггера, оставит его в прежнем положении, что не изменит последующую раббту блока 4 или 5. 5 О 15 20 При обнаружении ошибки на выходе 25 узла 16 появится логическая "1", ко.торая разрешит сигналу СИчерезэлемент 2 И 62 записать в регистр 18по входу С исправленную во второмузле 16 информацию. Исправленная ин формация появляется на информационных выходах узла 16 при его переводесигналом СИ 1 в соответствующий режим.На входе Р триггера 61 в этомслучае будет логическая "1", поэтому сигналом СИ триггер 61 будетпереведен в состояние "1". В результате:узел 14 в следующем цикле РЕГЕНЕРАЦИЯ за счет появления на его управляющих входах. логической 1будет передавать информацию от входовВ к входам А;к входу Ч регистра 18 и управляющим входам Б, Б, узла 16 будет подключен сигнал СИ 0,на вход 0 триггера 61 будет подан логический "0".Сигнал СИ, в следующем после обнаружения ошибки цикле РЕГЕНЕРАЦИЯустановит узел 6 в режим выдачиконтрольных разрядов РКОО - 05.Этот же сигнал, воздействуя на вход9 регистра 18, переведет его выходиз состояния с высоким импедансомв активное состояние, что приведетк появлению на его выходе записаннойранее исправленной информации ВОО 151. Она будет подана на инфоормаци 1525744 12114онные входы узла 16 и на входы Вузла 14. 30 40 Формула изобретения 1. Буферное запоминающее устройство на полупроводниковых динамичес ких элементах памяти, содержащее элемент ИЛИ и первый и второй блоки хранения и обработки информации, каждый из которых содержит блок памяти, счетчик адресов регенерации, блок выходных ключей и мультиплексор, первый и второй информационные входы которого подключены соответственно к выходам первой и второй групп счет,чика адресов регенерации, выход мультиплексора соединен с адресным входом блока памяти, о т л и ч а - ю щ е е с я тем, что, с целью повышения достоверности хранимой информа 5 О Таким образом, информационные 0 ГОО - 151 и контрольные ВКОО - 0535 разряды исправленной информации будут поданы в следующем после обнаружения ошибки цикле регенерация на входы Л 1 элементов 64 памяти.С выхода Я триггера 61, находяше О гося в состоянии "1", логический "О" будет подан на входы 1, К триггера 38 и вход мультиплексора 37. В этом случае от сигнала СИ, триггер 38 не изменит своего предыдуше го состояния, что Позволит сохранить , для следующего после .обнаружения ошибки цикла РЕГЕНЕРАЦИЯ предыдущий адрес,Наличие логического "О" на входе 20 мультиплексора 37 приводит к появлению в цикле РЕГЕНЕРАЦИЯ на входах УВ элементов 64 памяти логического пО", что устанавливает их в режим записи информации, поэтому сигналом 25 САБ в следующем поспе обнаружения ошибки цикле РЕГЕНЕРАЦИЯ по адресу предыдущего цикла в элемент 64 памяти будет записана исправленная информация.В конце следующего после обнаруження ошибки цикла РЕГЕНЕРАЦИЯ сигналом СИ по входу С триггер 61 будет переведен в состояние "О", так как на его вход Р подан мультиплексором 59 логический "О", Это приведет к восстановлению в цикле РЕГЕНЕРАЦИЯ прежней работы по считыванию храня- шихся в блоке памяти данных с целью их проверки. ции, в него введен формировательциклов обмена данными, а в каждыйблок хранения и обработки информациивведены буферный регистр адреса,узел управления вводом-выводом, буферный регистр данных, первый и второй узлы двунаправленных ключей,первый и второй узлы обнаружения иисправления ошибок, формировательуправляющих сигналов, регистр данных и узел управления коррекциейданных, причем первый ч второй входы элемента ИЛИ соединены с первымивходами формирователей управляющихсигналов первого и второго блоковхранения и обработки информации соответственно, вход синхронизациибуферного регистра адреса и входывыборки узла управления вводом-выводом и формирователя управляющих сигналов первого блока хранения и обработки информации подключены к первому выходу формирователя цикловобмена данными, второй выход которого. соединен с входом синхронизациибуферного регистра адреса и входами выборки узла управления вводом-выводом иформирователя управляющих сигналоввторого блока хранения и обработкиинформации, вторые выходы формирователей управляющих сигналов соединены соответственно с первым и вторымвходами задания режима формирователяциклов обмена данными, входы записи-считывания узлов управления вводом-выводом и формирователей управляющих сигналов объединены и являются входом записи-считывания устройства, информационные входы буферныхрегистров данных поразрядно объединены и являются информационными входами устройства, выходы груп;,ы блоков выходных ключей объединены поразрядно и являются информационнымивыходами устройства, выходы блоковвыходных ключей объединены и являются выходом "Ошибка устройства,выход элемента ИЛИ является выходом"Окончание такта" устройства, информационные входы буферных регистров адреса поразрядно объединены иявляются адресными входами устройства, установочный вход, вход "Количество слов" и вход запроса формирователя циклов обмена данными являются одноименными входами устройства, третий, четвертый и пятый выходы формирователя циклов обмена дан13 152 ными являются соответственно выходами "Подтверждение приема запроса", "Запрет запроса" и "Окончание операции" устройства, управляющие входы мультиплексоров объединены и являются входом синхронизации устройства, в каждом блоке храпения и обработки инФормации с первого по четвертый выходы узла управления вводом-выводом соединены с управляющими входами первого узла двунаправленныхключей, буферного регистра данных, первого узла обнаружения и исправ" ления ошибок и блока выходных ключей соответственно, информационные. входы первого узла двунаправленных ключей и первого узла обнаружения и исправления ошибок и информационные входы группы блока выходных ключей соединены поразрядно и подключены к выходам буферного регистра данных, информационный вход блока выходных ключей соединен с выходом первого узла обнаружения и исправления ошибок, шина контрольных разрядов первого узла обнаружения и исправления ошибок соединена с первой информационной шиной первого узла двунаправленных ключей, вторая информационная шина которого объединена с информационной шиной блока памяти и первой информационной шиной второго узла двунаправленных ключей, вторая информационная шина которого соединена с информационной шиной первого узла обнаружения и исправления ошибок, информационные входы регистра данных, вторых узла двунаправленных ключей и узла обнаружения и исправления ошибок объединены поразрядно и подключены к выходам регистра данных, с первого по четвертый выходы узла управления 574414коррекцией данных подключены соответственно к управляюЫим входам .вторых узла двунаправленных ключейи узла обнаружения и исправленияошибок и регистра данных и входуперезаписи формирователя управляющих сигналов, выход второго узлаобнаружения и исправления ошибок 10соединен с входом "Ошибка" узла управления коррекцией данных, выходыпервой и второй групп буферного регистра адреса подключены соответственно к информационным входамтретьей и четвертой групп мультиплексора, выходы третьей группы буферного регистра адреса соединены свходами группы Формирователя управляющих сигналов, третий, четвертыйи пятый выходы которого соединенысоответственно с входами записичтения и выборки блока памяти исчетным входом счетчика адресов регенерации, выходы третьей группы 2 которого соединены с входами второйгруппы формирователя управляющихсигналов.2. Устройство по п. 1, о т л и -ч а ю щ е е с я тем, что, с цельюобеспечения обмена массивами информации, в него введен счетчик; адресов слов, информационные входыкоторого являются входом "Начальныйадрес устройства, установочный исчетный входы счетчика адресов словподключены соответственно к установочному входу устройства и третьемувыходу Формирователя циклов обменаданными, выход младшего разрядасчетчика адресов слов соединен свходом выборки Формирователя цикловобмена Данными, выходы старших разрядов счетчика адресов слов соединены с адресными входами устройства."Ои "Ои Выходные Запрещеконтрольные ныразряды Входные информационные разряды Входные ин- Входные формационные контрольные разряды разряды И И ИОИ Запрещены ИИ ИИ Выключенное Разрешенысостояние(высокий импеданс) ИОИ иИ Разрешены Выдачаисправленногоинформационногослова П р и м е ч а н и е. На выходе ЕР (МЕР) наличие ошибкиотмечается логической и 1", отсутствие - логическим иОи. Таблица 2 Примечание Входы управления Направлениепередачи информации Едв Евд ИИ иОи иОи И И иОи ИИ формиро-. ваниеконтрольных разрядовЗапись информационных и контрольных разрядов Блокировка инфор- мации Выключенное состояние (высокий импеданс) Выходные исправленные информационные разряды В- АА- ВВыключенное сос- Высокий имтояние педанс выходов