Блок памяти

(19) 11 С 0 ОПИСАНИЕ ИЗОБРЕТИ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ти(72) В.К. Конопелько (53) 681,327,6(088.8) (56) Авторское свидет Р 957273, кл. С 11 САвторское свидетел 9 1107177, кл. С 11 С (54) БЛОК ПА 1 ИТИ ельство С 11/00, 19 ьство ССС29/00, 1 ОТНОСИТСЯ К ВЫЧИС(57) Изобретенлительной техн пользовано при ожет быть ис е лени хзг хе больших интеграль я ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГННТ СССР(71) Минский радиотехнический матричной организацией, имеющихбольшую площадь кристалла, где требуется высокая емкость памяти, Цельюизобретения является повышение эффективной емкости устройства и уменьшение потребляемой мощности. Блокпамяти содержит узел памяти 1, узелсравнения 9, программируемые первый10 и второй 11 регистры, первый элемент ИЛИ 12, Введение в блок памятивторого элемента ИЛИ 13, элементаИ 17, сумматора 16 по модулю два,дешифратора 14 позволило осуществитьспециальным подбором пар дефектныхблоков с годными половинами достаточно высокую эффективность использования запоминающих устройств3 ил.3 150115Изобретение относится к вычислительной технике и может быть испольоОдновременно с проверкой исправности блоков 18 в память контролирующей установки (на фиг, 1-3 не показана), осуществляющей Функциональный контроль, заносятся адреса дефектных блоков 18, у которых половина матрицы исправна, и, кроме того, заносится код, указывающий, какая из половин исправна (Фиг. 3). Далее установка определяет пары дефектных блоков, у которых годные половины дополняют друг друга до полностью годного блока. В соответствии с Фиг. 3 таких пар может быть три.Таких блоков достаточно много, поскольку дефекты, как правило, группируются. зовано при изготовлении запоминающих устройств с матричной организацией на одном кристаллеИзобретение целесообразно использовать при производстве сверхбольших интегральных схем памяти с матричной органиэацией, имеющей большую 10 площадь кристалла, где требуется высокая емкость памяти.Цель изобретения - повышение эф Фективности емкости устройства и уменьшение потребляемой мощности. 15На фиг. 1 показана структурная схема блока памяти; на фиг. 2 - соединение блоков памяти в единое запоминающее устройство; на Фиг. 3 - кодировка блоков памяти с годными 20 половинами.Блок памяти (фиг. 1) содержит узел 1 памяти, адресные входы 2, первый управляющий вход 3 выборкой, второй управляющий вход 4 выборкой, адресный вход 5 выбранного блока, вход задания режима работы 6, вход функционального контроля 7, информационный выход 8, узел 9 сравнения, первый программируемый регистр 10, 30 второй программируемый регистр 11,первый элемент ИЛИ 12, второй элемент ИЛИ 13, дешифратор 14, элементИ-ИЛИ 15, сумматор по модулю два 16, элемент И 17.35На Фиг. 2 изображено соединение блоков памяти 18 в единое запоминающее устройство.Устройство работает следующим образом, 40При изготовлении до пережигания вставок в регистрах 10 и 11 происходит вначале Функциональный контроль исправности каждого из блоков 18 путем подачи на вход 7 соответствующего блока единичного сигнала и сигналов на входы 2, 3, 4 и 6. При этом, поскольку второй программируемый регистр 11 не запрограммирован, то на его выходах присутствуют нулевые сигналы, а на первом выходе дешифратора 14 единичный сигнал. Следовательно, на выходах первого и второго элементов ИЛИ 12, 13, на выходе элемента И 17. установится единичный сигнал. Благодаря этому на выходе 8 блока памяти считывается сигнал с выхода соответствующего узла 1 памяти. В это время осталь 7 4ные все блоки 18 не опрашиваются (закрыты), так как на выходе элемента 17 этих блоков присутствует нулевой сигнал, который удерживает узлы 1 памяти в закрытом состоянии.В зависимости от исправности опрашиваемых блоков 18 программируемые регистры 10 и 11 блоков 18 заносится информация следующим образом.Вначале поочередно проверяется исправность всех блоков 18. Блоки 18 называют исправными, если в соответствующих узлах 1 памяти не содержится дефектных элементов или они заменены внутренним резервом узла памяти. При исправности соответствующего блока 18 в регистр 10 заносится код адреса этого блока (в порядке очередности следования исправных блоков), Например, если необходимо собрать запоминающее устройство из 16-ти блоков 18, то адресные входы 5 состоят из четырех линий, Тогда при о ределении первого исправного блока 18 ему присваивается код 1000 и пережигаются соответствующие вставки в регистре 10, настраивающие блок 18 на этот код. При определении следующего исправного блока 18 в регистр 10 этого блока заносится уже код 0100 и т.д. При этом регистры 11 этих блоков не программируются, т.е. находятся в исходном нулевом состоянии.Пусть например в запоминающем устройстве исправных блоков 18 оказалось двенадцать, т,е. последнему из исправных блоков 18 присвоен номер 0011, который хранится в регистре 10 этого блока.5 15При этом происходит нумерация пари присвоение им адресов исправныхблоков 18 в порядке очередности.Так, для приведенного примера первой паре присваивается код 1011(тринадцатый исправный блок 18), второй 0111 и т.д. Эти адреса заносятсяв регистр 10 каждого из блоков пары,Кроме того, в регистр 11 подобранныхпар заносятся коды, указывающие, какая половина исправна. Например, если верхняя половина матрицы одногоиз узлов 1 памяти пары исправна,то в регистр 11 заносится код 1.00путем пережигания соответствующихвставок, а для другого узла 1 памятипары с нижней исправной матрицей врегистр 11 этого блока заносится код011. Наряду с этим происходит отклю-.чение незадействованных блоков с дефектными элементами от шин питания(на фиг. 1-2 не показано).Благодаря такому роду занесенияпрограммируемой информации в процессе изготовления при записи - считывании информации в процессе эксплуатации при подаче адресного сигналана входы 5 блока памяти происходитвсегда опрос одного из блоков 18 полносгью или частично исправного, поскольку в этих блоках на выходе узла 9 сравнения, а следовательно,и на входе элемента И 17 устанавливается единичный сигнал, Единичныйсигнал устанавливается и на втором входе этого элемента, так как напервом выходе дешифратора 14 присутствует единичный сигнал при опросеполностью исправного блока 18, приэтом на одном из выходов 2-7 присутствует единичный сигнал при опросе блока с годной половиной, который под управлением сигналов на входах 3 и 4 и выхоце сумматора 16 поступит на выход элемента И-ИЛИ 15. Таким образом, на выходе элемента И 17 установится единичный сигнал, разрешающий опрос одного из блоков 18, и в узел памяти 1 по адресу 2, 3, 4 заносится - считывается информация под управлением сигналов на входах .6.Технико-экономическое преимущество предлагаемого блока памяти заключается в использовании для надежного хранения информации пар запоминающих дефектных блоков с взаимодополняющими годными половинами, что увеличива, ет эффективно используемые емкости 01157 6запоминающего устройства. Кроме того, предлагаемое запоминающее устройство потребляет меньшую мощность, так как для реализации одинаковой емкости требуется меньшее число блоков с дефектными элементами. Формула изобретения 10 Блок памяти, содержащий первыйи второй программируемые регистры,первый и второй элементы ИНИ, узелсравнения и узел памяти, адресныевходы, которого являются одноименны ми входами блока памяти, выход узласравнения соединен с первым входом.первого элемента ИЛИ, второй входкоторого является входом функционального контроля блока памяти, выход 20 первого программируемого регистрасоединен с первым входом узла сравнения, второй вход которого является адресным входом выбранного блокапамяти, выход узла памяти явл.ется 25 информационным выходом блока памяти,отличающийся тем, что,с целью повышения эффективной емкости запоминающего устройства иснижения потребляемой мощности, в ЗО блок памяти введены дешифратор, элемент И-ИЛИ, сумматор по модулю два,второй элемент ИЛИ, элемент И, первый вход которого соединен с выходомпервого элемента ИЛИ, выход второгоэлемента ИЛИ соединен с вторым входом элемента И, выход которого соединен с входом опроса узла памяти,вход задания режима которого является одноименным входом блока памяти, 40 первый выход дешифратора соединенс первым входом второго элемента ИЛИ,второй вход которого соединен с выходом элемента И-ИЛИ, прямые входыгруппы которого соединены соответ,ственно с выходами с второго по седь 4 мой дешифратора, вход которого соединен с выходами второго программируемого регистра, первый прямой входи первый инверсный вход элементаИ-ИЛИ объединены и подсоединены квыходу сумматора по модулю два, второй прямой и второй инверсный входыэлемента И-ИЛИ объединены и подключены к первому входу сумматора помодУлю два и первому входу выборкиузла памяти, который является одноименным входом блока, третий прямойи третий инверсный входы элементаИ-ИЛИ объединены и подключены к1501157 второму входу сумматора по модулюдва и к второму входу выборки узла памяти, являющимся одноименным вхо-цом блока памяти. Фигд Составитель В. Чеботактор Г 1. Недолуженко Техред Л.Олийнык,Тираж 558омитета по изобретени осква, Ж, Раушская одписн Ужг роизводственно-издательский комбинат "Патент" л. Гагарина,10 аказ 4878/50НИИПИ Государственно11303 а Корректор И Ыароши и открытиям при ГКНТ СССРб., д. 4/5