Автоматизированная система тестового контроля

/26 14 Со ЕН роль таког ойств какки, две регистр иклов,ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОПИСАНИЕ ИЗ(56) Авторское свидетельство СССРР 888127, кл, С 06 Р 11/16, 1980.Авторскоесвидетельство СССРР 1010602, кл . С 06 В 23/02, 1981,Авторское свидетельство СССРР 857890, кл. С О 1 Е 31/28, 1979.(54) АВТОМАТИЗИРОВАННАЯ СИСТЕМА ТЕСТОВОГО КОНТРОЛЯ 57) Изобретение относится к уциверальным системам контроля в области цифровой техники и может быть использовано для контроля сложных цифровыхустройств типа блоков управления,синхронизаторов, памяти и т.п. В автоматизированной системе "тестовогоконтроля (АСТЕК) возможно динамическое (т.е, в каждом наборе теста) изменение времени задержки опроса, чтопозволяет автоматически контролировать временные параметры исследуемыхобъектов. В частности возможен конт,ЯО 127885 о класса цифровых уст- Р сицхроццзаторы, Возможцо также повторение любого участка теста заданное количество раз. Это позволяет значительно сократить длину тест-программы при контроле регулярных структур, например, типа блоков памяти. Обе эти особенности позволяют формировать и контролировать сложные временные диаграммы, т.е. осуществлять контроль не только потецциальных, но и импульсных сигналов, Необходимо отл етить, что изменение времени задержки опроса не нарушает естественного темпа обмена информацией между объектом контроля и АСТЕКом, Система содержит блок памяти команд, дешифратор адреса, блок синхронизации, элементы 2 И-ИЛИ, 4 ИИЛИ, два селектора, счетчик адреса, блок обмена, блок сопряжения, регистр управления режимами, пять триггеров, четыре элемента ИЛИ, пять элементов И, регистр кода задержки, счетчик задерж схемы сравнения, буФерный мультиплексор, счетчик ц два элемента запрета. 5 ил.2-й оо 9-.я г дхоЮо Ухойте мяу од127885Изобретение относится к цифровой вычислительной технике, в частности к автоматизированным программно-управляемым системам контроля, и может быть использовано для контроля 5 узлов и блоков ЦВМ и других устройств цифровой техники.Цель изобретения - расширение функциональных возможностей за счет обеспечения зацикливания любогоЮ участка тест-программы заданное количество раз.На Фиг,1 приведена Функциональная схема автоматизированной системы тестового контроля; на Фиг.2 - блок сопряжения; на фиг.З - блок синхронизации; на Фиг.4 - блок обмена;на фиг,5- временные диаграммы блока синхронизации.Устройство содержит вычислительный комплекс 1, блок 2 сопряжения, дешифратор 3 адреса, блок 4 памяти команд, блок 5 синхронизации, элемент 4 И-ИЛИ 6, регистр 7 управления режимами, первый селектор 8, счетчик 9 адреса, блок 10 обмена, первый 11, третьий 12, второй 13 и четвертый 14 элементы ИЛИ, третий 15, первык 16, второй 1, четвертый 18 и пятый 19 элементы И, КБ-триггер 20, первый ЛК-триггер 21, второй 0-триггер 22, первый В-триггер 23. второй Ж-триггер 24, регистр 25 кода задержки, счетчик 26 задержки, первая 27 и вторая 28 схемы сравнения, буФерный регистр 29, мультиплексор 30, элемент 2 И-ИЛИ 31, второй 32 и первый 33 элементы запрета, второй селектор 34, счетчик 35 циклов.40Блок 2 сопряжения содержит блок Зб согласующих делителей, резисторы 37 и 38, блок 39 входных согласующих усилителей, магистральные приемники 40, буферный усилитель 41, регистр 42 адреса, элемент И 43, формирователь 44 импульса из "единичного" перепада, Формирователь 45 импульса изнулевого перепада, элемент ИЛИНЕ 46, элемент ИЛИ 47, блок 48 выход нЫх согласующих усилителей, элементы НЕ 49, магистральные передатчики 50.Блок синхронизации содержит генератор 51 прямоугольных импульсов, первый 52, второй 53 и третий 54 генераторы одиночного импульса, первый 55, второй 56, третий 57, четвертый 58 и пятый 59 элементы ИЛИ-НЕ, элемент НЕ 60, первый 61, второй 62 7 2и третий 63 элементы И, первый 64, второй 65, третий 66, четвертый 67 и пятый 68 триггеры.Блок обмена содержит блок 69 памяти теста, первый 70, второй 71, третий 72 и четвертый 73 элементы И, триггер 74, блоки 75 и 76 элементов И, регистры 77 - 81, блоки 82 - 84 элементов ИЛИ, магистральные усилители 85 с тремя состояниями выхода, блок 86 сравнения, мультиплексор 87,Вычислительный комплекс 1 предназначен для ввода информации в блок 4 памяти команд и блок 69 памяти теста. а также для вывода информации иэ блока 10 обмена на экран дисплея, входящего в состав вычислительного комплекса, Внешняя магнитная память вычислительного комплекса используется для длительного хранения программ контроля. В качестве вычислительного комплекса используется стандартный вычислительный комплекс на базе мик- роЭВМ.Блок 2 сопряжения (Фиг.2) предназначен для электрического сопряжения вычислительного комплекса с соответствуюшими блоками автоматизированной системы контроля. Передача сигналов от блока 1 к блоку 2 осуществляется с помощью двунаправленной шины, состояшей из 16 линий "Адрес-данные и линий интерфейсных сигналов: ВУ (внешние устройства), СИА (сигнал синхронизации активного устройства), сброс (установка нуля), ввод (сигнал сопровождения ввода информации в микроЭВМ), вывод (сигнал вывода информации на микроЭВМ), СИП (сигнал синхронизации пассивного устройства).Линии "Адрес-данные" являются совмещенными, т.е, передача адреса и передача данных осуществляется по одним и тем же линиям связи с разделением во времени. В блоке 2 на входе каждой линии находится резистивный делитель 37 или 38, предназначенный для согласования входов блока 2 с волновым сопротивлением кабеля. Блок 39 входных согласующих усилителей выполнен на элементах 40 магистральные приемники), в качестве которых используются микросхемы 559 ИП 2 с малыми входными токами. Блок 41 буферных усилителей предназначен для умощнения сигнала. На входе блока используются микросхемы 533 ЛН 1, на1278857 3выходе - 530 ЛЛ 16, регистр 42 адреса предназначен для запоминания адреса абонента на время элементарного цикла обмена. Регистр 42 выполнен на микросхемах 533 ТМ 8 и 530 ТМ 8. При необходимости выходной сигнал регистра можно умощнить, пропустив его через магистральные усилители 530 ЛА 16. Элементы 43 - 46 предназначены для формирования сигналов записи и обнуле ния регистра адреса и выполнены на микросхемах 533 серии. Сигналы "Ввод и "Вывод" собираются по ИЛИ на элементе 47 и предназначены для стробирования дешифратора 3. Двунаправлен ность блока 2 организована посредством блока 48, состоящего из микросхема 50 с открытым коллектором магистральных передатчиков (559 ИП 1) и микросхем 49 - инверторов с триг гером Шмитта 533 ТЛ 2, используемых для повышения помехоустойчивости блока. На входе блока 48 использован блок Зб согласующих делителей, предназначенный для организации монтажного ИЛИ и согласованияДешифратор 3 применяют для дешифрации адреса абонента и формирования в соответствии с этим адресом сигналов записи информации в ОЗУ, чтения30 информацииОЗУ и регистров блока 1 О обмена информацией и ряда вспомогательных сигналов . Дешифратор 3 выполнен на микросхемах, 133 ИДЗ; представляющих собой дешифратор 4 х 1 б35 с входами стробирования.Блок 4 памяти команд используют для хранения управляющих кодов. Для повышения быстродействия за счет ис ключения промежуточного дешифратора управляющие коды имеют позиционный принцип пострсения, т.е. определенным разрядам или группам разрядов ОЗУ команд соответствует определенные команды. ОЗУ команд представля- ет собой ОЗУ статического типа, построенное на микросхемах 541 РУ 1. Схема включения стандартная.Первая группа входов блока памяти команд предназначена для подачи данных .с второй группы выходов блока 2 сопряжения..Группа входов "Запись-чтение" предназначена для подачи сигналов Запись-чтение с второй группы выходов дешифратора 3, группа адресных входов предназначена для подачи кода адреса со счетчика 9 адреса. Блок 5 синхронизации (фиг.З) используют для формирования всей временной диаграммы обмена (фиг.5). Основу блока синхронизации составляет распределитель импульсов, выполненный на кольцевом сдвигаюшем регистре (триггеры 65 и 66) . Генератор 52 одиночного импульса (ГОИ), триггер 64 и элемент И 61 предназначены для запуска распределителя в определенный момент времени и исключают появление на выходах распределителя "обрезанных" сигналов. Генератор 51 вырабатывает прямоугольные импульсы типа "меандр". Остальные элементы схемы предназначены для выделения соответствующих импульсов распределителя.Элемент 4 И-ИЛИ 6 применяют для выдачи сигнала Останов" на первый вход синхронизатора. Его реализация очевидна из схемы.Регистр 7 управления режимами предназначен для хранения кодов, соответствующих различным режимам работы. Он представляет собой обычный статический регистр и может быть реализован на микросхемах 533 ТМ 8, 530 ТМ 8, 533 ТР 2 и др.Селектор 8 используют-,цля передачи в микроЭВМ вычислительного комплекса через блок 2 сопряжения кода, соответствующего состоянию счетчика адреса, Селектор 8 реализован ца микросхемах с открытым коллектором, например, 53 ЗЛЛ 9, реализующих функцию И-НЕ. На первые входы микросхем подается код с выходов счетчика адреса. Вторые входы микросхем объединены, и на них подается сигнал с четвертого выхода дешифратора, Связь селектора 8 с блоком 2 сопряжения осуществляется посредством монтажного ИЛИ.Счетчик 9 адреса применяют для адресации блока 4 памяти команд и блока 69 памяти теста. По записи он может работать как в параллельном коде, так и в счетном режиме. Он может быть реализован как с использованием дискретных триггеров (1 ЗЗМ 2, 133 ТВ 1), так и с использованием микросхем средней степени интеграции 533 ИЕ 7 с воэможностью параллельной записи.Блок 10 обмена фиг.4 предназначен для хранения тест-программы контроля, коммутации входов-выходов каналов обмена, хранения и выдачи наобъект контроля одного тестового набора, блокировки сбоев по любым заданным каналам обмена, защиты выходных магистральных усилителей от короткого замыкания на входе объекта 5контроля, сравнения результатов контроля с эталонными кодами и их регистрации, выдачи в микроЭВМ вычислительного комплекса содержимого регистров, блока памяти теста и контрольных кодов. Блок 10 состоит изблока 69 памяти теста, регистров 77блокировки, 78 теста, 79 коммутации,80 защиты, 81 сбоев, блоков 75 и 76элементов И, блока 85 магистральныхусилителей с тремя состояниями, блока 86 сравнения, мультиплексора 87и ряда вспомогательных элементов,Блок 69 памяти теста реализован так,же, как и блок 4 памяти команд намикросхемах 541 РУ 1, Регистры 77-81реализованы на микросхемах 533 ТМ 8или 530 ТМ 8, блоки 75 и 76 элементовИ в ,на микросхемах 533 ЛИ 1, осуществляющих функцию И. Блок 85 магистральных усилителей реализован на микросхемах 530 ЛА 17 с тремя состояниями,блок 86 сравнения - на микросхемахтипа 530 ЛП 5, мультиплексор 87 - намикросхемах типа . 533 КП, на выходекоторых включены элементы с открытымколлектором для организации монтажного ИЛИ,Элемент ИЛИ 11 используют для формирования сигнала обнуления триггера21, элемент ИЛИ 12 - для формирования сигнала +1 в счетчик 9 адреса.Назначение элемента ИЛИ 13 - форми рование сигнала обнуления триггеров22 и 23, а элемента ИЛИ 4 - формирование сигналов обнуления триггера24 и счетчика 35 циклов.Элемент И 15 предназначен для подачи импульсов счета от синхронизатора 5 на счетчик 26 задержки, И 16для подачи импульса переключения отсинхронизатора 5 на триггер 24, И 17 "для формирования сигнала обнулениятриггера 24 и счетчика 35, И 18 -дпя формирования синхроимпульса осциллографа и элемент И 19 - для подачи +1 в счетчик 35 циклон,Триггер 20 применяют для запретаформирования сигнала "Останов" в начале первого набора в режиме Шаг",триггер 21 - для разрешения прохожде"ния счетных импульсов на вход счетчика 26 задержки и запрета прохождения импульсов на вход распределителячерез элемент 61, триггер 22 - дляразрешения записи параллельного кодав счетчик 9 адреса и одновременно запрета +1 всчетчик 9 адреса по команде "Переход", триггер 23 - для разрешения записи параллельного кода всчетчик 9 адреса в режиме "Цикл",когда состояние счетчика 35 цикловне достигло заданного, триггер, 24для управления записью параллельногокода и формирования +1 в счетчик 35цикловРегистр 25 кода задержки используют для хранения текущего значениякода, определяющего задержку сигналазаписи в регистр 81 сбоев блока 10обмена, т.е. задержку опроса.Счетчик 26 задержки предназначендля подсчета количества импульсов,определяющего время задержки опроса,блок 2 сравнения - для сравнения состояния счетчика 26 задержки с кодом,записанным в регистр 25 кода задержки, блок 28 сравнения - для формирования сигнала запрета записи в триггер 21, когда во все разряды регистра 25 кода задержки записаны нули.При этом задержка опроса минимальнаи определяется временйым интерваломмежду третьим и первым импульсамиблока 5 синхронизации,Буферный регистр 29 предназначендля хранения значения адреса возврата (или перехода) в режимах "Цикли "Переход".Мультиплексор 30 используют длязаписи в счетчик 9 адреса либо кодаиз буферного регистра 29, либо кода,поступающего из микроЭВМ вычислительного комплекса 1 через блок 2 сопряжения.Элемент 2 И-ИЛИ 31 предназначендля разрешения записи параллельногокода в счетчик 9 адресЬ из буферногорегистра 29 через муль"иплексор 30 врежимах "Переход" и Цикл.Элемент запрета предназначен дляформирования +1 в счетчик 9 адреса врежиме Циклпри переполнении счетчика 35 циклов, элемент 33 запретадля запрета формирования +1 в счетчик 9 адреса. в режиме "Цикл", когдасчетчик 35 циклов не достиг переполнения,Селектор 34 применяют для записипараллельного кода, соответствующегочислу циклов в счетчик 35 циклов, 278857счетчик 35 циклов - для подсчета количества циклов тест-программы.Устройство работает следующим образом.Так как процедура записи информа- .5ции в ОЗУ по внешним адресам является стандартной, считаем, что тестпрограмма и управляющие коды нахо-,дятся в ОЗУ. Рассмотрим сначала режим работы "Шаг". В этом режиме на 10объект контроля подается один набортест-программы, далее с заданной задержкой осуществляется сравнениереальной информации от объекта контроля с эталонной. После анализа результатов сравнения происходит останов проверки. В дальнейшем даннаяпроцедура повторяется. Проверка начинается с установки соответствующегоразряда регистра 7 управления режимами в "1" через блок 2 сопряженияпо адресу, приходящему с третьеговыхода дешифратора 3. Далее по адресу с второго выхода дешифратора 3ГОИ 52 устанавливает в 1 триггери и 2564 и импульсы с выхода генератора51 поступают на вход распределителя(С-вход триггера 65). Синхронизатор5 формирует временную диаграмму(фиг.5).Импульс И 1 с первого выхода синхронизатора 5 устанавливает всоответствующие разряды регистра 80защиты блока 1 О обмена при условии,что коммутация входов-выходов осуществлена ранее и на соответствующих входах объекта контроля имеютсякороткие замыкания. Если же коммутация входов-выходов ранее не производилась, то выходные магистральныеусилители 85 блока 1 О обмена не реагируют на короткие замыкания, таккак в исходном положении они находятся в третьем состоянии. Предположим,что коммутация входов-выходов осу 45ществлена ранее, Разряды регистра80 защиты, установленные в "1",переводят в третье состояние выходные магистральные усилители блока85, соответствующие выходным каналам, в которых, есть короткие замыкания, исключая тем самым выход этихмагистральных усилителей из строя.Кроме того, импульс И 1 через элементы 32 и 12 записывает +1 в счетчик 9 адреса (предполагаем, что этообычный набор без циклов и переходов). Импульс И 2 с четвертого выходаблока 5 синхронизации не производитв данном наборе никаких действий таккак цепи его прохождения заблокированы,Импульс ИЗ с второго выхода блокасинхронизации передним фронтом записывает код из блока 4 памяти команд в регистр 25 кода задержки (этоткод может быть равен О). Если этоткод не равен нулю, то задним фронтомИЗ триггер 21 устанавливается в "1".Кроме того, импульс И 3 осуществляетзапись набора из блока 69 памяти водин -из регистров 77-79 в зависимости от того, на какой из элементов И70 - 72 приходит разрешение от блока4 памяти команд, Допустим, что разрешение пришло на элемент 71 и тестовый набор записался в регистр 78 теста, Допустим, что для данного наборанеобходим опрос схем сравнения, тогда на Р-вход триггера 74 приходит разрешение от ОЗУ 4 команд и по импульсу ИЗ триггер 74 устанавливается в"1" и дает разрешение на прохождениеимпульса опроса через элемент И 73.Если триггер 21 устанавливается в"1", т,е. код задержки не равен 0то он запрещает дальнейшее прохождение тактовых импульсов на распределитель и разрешает прохождение этихимпульсов на счетчик 26 задержки(фиг,5). Однако импульс И 4 сформируется, и если в соответствующем разряде ОЗУ 4 команд было разрешение(связь между четвертым выходом блока4 памяти команд и первым входом четвертого элемента И), то на выходечетвертого элемента И сформируетсясинхроимпульс для синхронизации осциллографа. Кроме того, импульс И 4устанавливает в "1" триггер 20, атакже останавливает работу распределителя (обнулив триггер 64 синхронизатора через элемент 4 И-ИЛИ 6), еслив соответствующем разряде блока 4 памяти команд была "1", соответствующая команде "Останов". Предположим,что команды "Останов" в данном наборе нет.После того, как состояние счетчика 26 задержки становится равным состоянию регистра 25 кода задержки, навыходе блока 27 сравнения появляетсяединичный. потенциал, который черезэлемент ИЛИ 11 обнуляет триггер 21и счетчик 26 задержки. При этом осу 1278857 10ществляется запрет поступления тактовых импульсов на счетчик 26 задержкии разрешение на прохождение тактовыхимпульсов на вход распределителя,Первый импульс из распределителяпроизводит описанные действия и осуществляет запись в регистр 81 блока86 сравнения.Импульс И 2 с второго выхода блока5 синхронизации через элемент 4 ИИЛИ 6 обнуляет триггер 64, так какна десятом и шестом входах первогоэлемента И, элемента 4 И-ИЛИ 6 находят.ся разрешающие потенциалы. Тем самымзавершается один элементарный циклобмена между. автоматизированной системой контроля и объектом контроля.Режим "Автомат" отличается от режима Шаг тем, что в соответствующем разряде регистра 7 управлениязаписан "О"(второй выход регистра 7)который блокирует обнуления триггера64 синхронизатора 5 по второму импульсу распределителя через элемент4 И-ИЛИ 6. При этом четырехимпульснаявременная диаграмма циклически повторяется, что обеспечивает автоматическую смену тестовых наборов,Предлагаемая автоматизированнаясистема контроля позволяет осуществить циклическое повторение заданного участка тест-программы определенное (заданное) количество раз с последующим автоматическим выходом изцикла и продолжением проверки. Это35осуществляется следующим образом.Пусть необходимо повторить участоктест-программы, например, с 20 по 50наборы 100 раз и далее продолжитьпроверку. При этом в 50 наборе тестпрограммы в соответствующих разрядахОЗУ команд (четвертые выходы ОЗУ команд) должно быть число, соответствуощее количеству циклов, Это числорассчитывается по ФормулеК Р=2 -Игде Р - требуемое число в блок 4 памяти;К - разрядность счетчика 35 цик 50лов;Н - требуемое количество циклов.Пусть разрядность счетчика 35 равна 17, тогда для 100 циклов число Р==65436.Кроме того, в разрядах блока памяти команд, соответствующих третьимвыходам блока памяти команд, в 19-мнабойке записан код, соответствующий номеру набора, к которому необходимо возвращаться ,в данном случае 20-й набор); Один разряд третьих выходов используется для выдачи разрешения на запись в буФерный регистр 29. По второму выходу блока 4 памяти команд должна выдаваться "1" в 50-м (конечном) наборе, что соответствует команде "Цикл". Логика работы устройства в режиме "Цик" следующая, В 19-м наборе тест-программы по третьему импульсу синхронизатора 5 в регистр 29 записывается код номера набора возврата (в данном случае 20).Далее осуществляется естественная смена тестовых наборов (как в режиме "Автомат" ) вплоть до 50-го набора, В 50-м наборе на П-вход триггера 23 и на второй вход элемента И 16 поступает "1" (с второго выхода блока памяти команд), соответствующая команде "Цикл", Кроме того, на информационные входы селектора 34 с четвертых выходов блока памяти команд поступает код, соответствующий количеству циклов (в данном случае числу 65336), Передним фронтом третьего импульса синхронизатора 5 этот код записывает ся в счетчик 35 циклов, а задним Фронтом этого импульса триггер 24 устанавливается в "1", запрещая тем самым в последующих циклах запись па" раллельного кода в счетчик 35 и раз- решая прохождение последующих третьих импульсов синхронизатора 5 на счетный вход счетчика 35. При этом последний разряд счетчика 35 находится пока в "0" и, так как триггер 23 установился в "1", то с выхода элемента 33 поступает запрет на прохождение первого импульса синхронизатора 5 через элемент 32 на счетный вход счетчика 9 адреса и Формируется разрешение записи параллельного кода из буФерного регистра 29 через элементы 31 и 30 в счетчик адреса. Таким образом после 50-го набора следующий первый импульс синхронизатора 5 записывает в счетчик 9 адреса код, хранящийся в регистре 29 (в данном случае код 20 набора тест-программы).Далее последовательность действий повторяется с той разницей, что каждый раз в 50-м наборе на счетный вход счетчика 35 циклов поступает третий импульс синхронизатора. Как только счетчик 35 циклов переполнится, то "1" с выхода последнего раз 1278857 12ряда счетчика 35 циклов сформирует на выходе элемента 33 нулевой уровень, который запрещает запись парал. .лельного кода из регистра 29 в счетчик 9 адреса и разрешает прохождение 5 следующего первого импульса синхронизатора 5 на счетный вход счетчика 9 адреса. Таким образом по истечении заданного количества циклов происхо 10 . дит выход из цикла, т.е. осуществля-, ется переход к последующему (51) набору тест-программы. Количество счетчиков циклов может быть более одного. При этом можно осуществлять режим "Цикл в цикле . Количество "вложений" будет равно количеству счетчиков циклов. Счетным импульсом каждого последующего счетчика циклов является сигнал с выхода последнего разряда пре 20 дыдущего счетчика, В остальном чх организация аналогична описанной.Триггер 22 необходим для организации режима "Бесконечного зациклива,ния. Это означает, что определенный участок тест-программы будет повторяться бесконечное число раз. При этом осуществляется следующая последовательность действий. Пусть, например, необходимо зациклить наборы тест-программы с 20-го по 30-й. Для этого в 20-м наборе в соответствующих разрядах ОЗУ команд (третьи выходы ОЗУ команд) должен быть .записан код номера набора, к которому необходимо возвратиться (в данном случае 20-й набор), и разрешение записи. Этот код переписывается в буферный регистр 29 по третьему импульсу синхронизатора. Далее, до 30-го набора, смена наборов происходит обычным образом. В 30-м наборе в соответствующем разряде блока памяти команд (первый выход) должна быть записана "1" которая записывается третьим импульсом синхронизатора в триггер 22. При этом в следующем цикле работы блока синхронизации единичный выход триггера 22 разрешает прохождение первого импульса блока синхронизации че 50 рез элемент 31, а нулевой выход триг. гера 22 запрещает прохождение этого импульса через элемент 32. Таким образом, в счетчик 9 адреса вместо +1, записывается параллельный код, находящийся в регистре 29. Этот код соответствует 20-му набору теста, т.е. счетчик 9 адреса вновь возвращается к 20-му набору. Этот процесс повторяется бесконечно, до принудительной остановки блока синхронизации путем обнуления триггера 64 с пульта вычислительного комплеса 1 через вход начальной установки блока 5 синхронизации.Формула изобретенияАвтоматизированная система тесто-, вого контроля, содержащая дешифратор адреса, блок памяти команд, блок синхронизации, элемент 4 И-ИЛИ, селектор, счетчик адреса, блок обмена, блок сопряжейия и регистр управления режимами, причем первая и вторая группы информационных выходов блока сопряжения подключены соответственно к группе входов дешифратора адреса и первой группе информационных входов блока обмена, вторая и третья группы информационных входов которого подключены соответственно к первой группе выходов дешифратора адреса и группе выходов счетчика адреса, подключенной к группе информационных входов селектора и первой группе информационных входов блока памяти команд, первая группа выходов блока сопряжения подключена к второй группе информационных входов блока памяти команд и группе информационных входов регистра управления режимами, второй выход дешифратора адреса подключен к входу "Запись-чтение" блока памяти команд, первая группа выходов блока памяти команд подключена к четвертой группе информационных входов блока обмена, пятая группа информационных входов которого соединена с группой разрядных выходов с 3 по и-й регистр управления режимами (где и - разрядность регистра), выходы первого и второго разрядов которого соединены соответственно с инверсным входом второго элемента И, элемента 4 И-ИЛИ и первым входом первого элемента 4 И-ИЛИ, первый, второй и третий выходы блока синхронизации соединены соответственно со стробирующим входом блока обмена, синхровходами блока обмена, первым входом второго элемента И элемента 4 И-ИЛИ, четвертый выход блока синхронизации соединен с первыми входами третьего и четвертого элементов И и вторым входом первого элемента И элемента 4 ИИЛИ, первый вход дешифратора адресасоединен с входом начальной установки блока синхронизации, входы пуска и останова которого подключены соответственно к второму выходу дешифратора адреса и вь 1 хоцу элемента 4 И-ИЛИ 5 третий, четвертый и пятый выходы де-. шифратора адреса соединены соответственно с входом разрешения регистра управления режимами, управляющим входом селектора и управляющим входом10 блока сопряжения, группа информационных выходов блока обмена и группа выходов селектора подключены к группе информационных входов блока со 15 пряжения, группа входов-выходов которого является группой информационных входов-выходов системы, группа входов-выходов блока обмена подключена к группе входов-выходов объек 20 та контроля, о т л и ч а ю щ а я с я тем, что, с целью расширения Функциональных возможностей за счет обеспечения зацикливания любого участка тест-программы, в устройство введены четыре элемента ИЛИ, пять элементов И, ЕБ-,триггер, два Р-триггера, два ЛК-триггера, регистр кода задержки, счетчик задержки, две схемы сравнения, буферный регистр, мультиплексор, элемент 2 И-ИЛИ, первый и второй элементы запрета, второй селектор и счетчик циклов, причем прямой выход КБ-триггера соединен с третьим входом элемента 4 И-ИЛИ, единичный вход ЕБ-триггера соединен с третьим выходом блока синхронизации, нулевой вход КБ-триггера объединен с первыми входами первого, второго и третьего элементов ИЛИ, входами начальной установки регистра кода задержки, буферного регистра, счетчика адреса, блока обмена и подключен к первому выходу,цешифратора адреса синхровхода Р-".риггеров, вход разрешения буферного регистра, первые входы первого и второго элементов И и второй вход второго элемента ИЛИ объецинены и подключены к четвертому выходу блока синхронизации, К-входы Р-триггеров объединены ч подключены к выходу второго элемента ИЛИ, второй вход которого соединен с первым входом второго элемента И и четвертым выходом блока синхронизации Р-входы первого и второго Р-триггеров подключены к первому и второму информационным выходам блока оперативной памяти, прямые выходы первого и второго Р-триггеров соединены соответственно с прямым входом первого элемента запрета и первым входом первого элемента И элемента 2 И-ИЛИ, вторые входы элементов И элемента 2 И-ИЛИ и первый прямой вход второго элемента запрета объединены и подключены к первому выходу блока синхронизации, первый вход второго элемен га И элемента 2 И-ИЛИ обьединен с инверсным входомвторого элемента запрета и подключенк выходу первого элемента запрета,второй прямой вход и выход второгоэлемента запрета соединены соответственно с инверсным выходом второго П-триггера и первым входом третьего элемента ИЛИ, второй вход которого соединен с шестым выходом дешифратора адреса, выход третьего элемента ИЛИ соединен со счетным входом счетчика адреса, группа информацнонных входов которого подключена к группевыходов мультиплексора., первая и вторая группы информационных входов которого подключены соответственно к первой группе выходов блока сопряжения и группе вьгходог буферного регистра,. первый и второй управляющие входы мультиплексора соединены соот ветственно с седьмым выходом дешифратора адреса и выходом элемента 2 И-ИЛИ, группы ипформационных выходов регистра кода задержки и буферного регистра подключены соответственно к второй и третьей группам информационных выходов блока памяти. команд, вход разрешения регистра кода задержки объединен с Л-входом первого ЛК-триггера и синхровходом блока обмена и подключен к второму выходу блока синхронизации, пятый выход которого подключен к первому входу третьего элемента И, второй вход и выход которого подключены соответственно к прямому зыходу первого ЛК- триггера и счетному входу счетчика задержки, вход сброса которого объединен с К-входом, первого ЛК-триг.гера и подключен к выходу первого элемента ИЛИ, второй вход которого соединен с выходом равенства первой схемы сравнения, первая и вторая группы информационных входов которой соединены соответственно с группами выходов регистра кода задержки и счетчика. задержки, 3-вход первого ЗК-триггера соединен с инверсным выходом равенства второй схемы15 1 б 1278857 сравнения, первая и вторая группыинформационных входов которой подключены соответственно к группе выходов регистра кода задержки и шиненулевого потенциала системы, второйвход второго элемента И и инверсныйвход второго элемента запрета объединены и подключены к выходу переполнения счетчика циклов, вход разрешения и информационный вход кото Орого подключены соответственно к выходу пятого элемента И и выходу второго селектора, группа информационных входов которого соединена с четвертой группой информационных выходов блока памяти команд, первыйуправляющий вход второго селектораобъединен с 3-входом второго ЛК-триг.гера и подключен к инверсному выхо-ду второго ЗК-триггера, второй управляющий вход второго селектора соединен с первым входом пятого элемента И, второй вход которого соединен с прямым выходом второго ЗК-триггера, синхровход которого соединенс первым входом пятого элемента И и с выходом первого элемента И, второй вход которого соединен с вторым ин - формационным выходом блока памяти команд, нулевой вход второго К-триггера объединен с входом сброса счетчика циклов и подключен к выходу четвертого элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, первый и второй выходы блока обмена соединены соответственно с вторыми входами третьего и четвертого элементов И элемента 4 И-ИЛИ, второй прямой вход второго элемента И элемента 4 И-ИЛИ соединен с третьим информационным выходом блока памяти команд, инверсный выход первого ЭК- триггера соединен с входом блокировки блока синхронизации, первый вход четвертого элемента И соединен с чет" вертым выходом блока гамяти команд, второй вход - с третьим выходом блока синхронизации, а выход - с клеммой синхронизации, К-входы первого и второго ХК-триггеров подключены х шине нулевого потенциала.