Устройство для контроля микропроцессорной системы

СОЮЗ СОЦЕТСНИХСОЦИАЛ ИСТИЧЕСНРЕСПУБЛИН 19) 111) Р 11 00 ЕН т игг ороиии. ГОСУДАРСТВЕННЫЙ НОМИТЕПО ИЗОБРЕТЕНИЯМ И ОЧНРЫТПРИ ГКНТ СССР СИОМУ СВИДЕТЕЛЬСТ(71) Андроповский авиационный техно логический институт(56) Авторское свидетельство СССР 1 1260960, кл. С 06 Р 11/00, 1985., (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ(57) Изобретение относится к облас вычислительной техники и может быть Изобретение относится к вычислительной технике и может быть использовано при построении надежных микропроцессорных систем и является усовершенствованием изобретения по авт. св. 1 1260960,Цель изобретения - повышение достоверности контроля.На чертеже изображена структурная схема устройства.Устройство для контроля микропроцессорной системы содержит последовательно соединенные первый блок 1 постоянной памяти, первый регистр 2, дешифратор 3 и блок 4 элементов индикации, пифратор 5, вход которого подключен к управляющей шине 6 контролируемой микропроцессорной системы, мультиплексор 7, адресный вход 8 для подключения к шине адреса контиспользовано при построении надежныхмикропроцессорных систем. Цель изобретения - повышение достоверностиконтроля. В устройство введены четыре триггера, блок оперативной памяти, блок постоянной памяти, триузла свертки по модулю два, два регистра, две схемы сравнения, три элемента ИЛИ, четыре элемента И, эле-мент индикации, Проводится анализдостоверности данных, считываемыхиз стековой области ОЗУ и контролируется выполнение команд возврата изподпрбграмм путем сравнения ожидаемого адреса и текущего адреса перехода из подпрограммы. 1 ил 4 табл,2ролируемой микропроцессорной системы, первый триггер 9, выход которого яв- файф ляется выходом 10 ошибки устройства, 3 й вход 11 сброса устройства, блок 12 ас,) оперативной памяти, вторую 13 и пер- фь вую 14 схемы сравнения, второй 15 и ф третий 16 регистры, первый узел 17 р свертки по модулю два, вход 18 для аюв подключения шины данных микропроцессорной системы, второй 19 и третий20 узлы свертки по модулю два, второй 21 и первый 22 элементы ИЛИ, первый 23 и второй 24 элементы И, тре" тий элемент И 25, второй блок 26 постоянной памяти, четвертый триггер ВЭ 27, третий элемент ИЛИ 28, третийтриггер 29, пятый тр ер 30, четвертый элемент И 31, вт " триггер 32 и элемент 33 индикацУстройство работает следующим образом.Устройство обеспечивает контроль наиболее распространенной микропроцессорной системы с тремя шинами: шиной адреса, шиной данных и шиной управления. Для обеспечения контроля микропроцессорной системы шина 6 устройства подключается к управляющей 10 шине контролируемой системы, вход 8 к ее адресной шине, вход 18 - к шине данных, вход 11 сброса - к цепи сброса микропроцессора, а выход 10 сигнала ошибки - к входу запроса преры вания микропроцессора.В общем случае контролируемая микропроцессорная система содержит постоянную память (ПЗУ), оперативную память (ОЗУ), в которой организуется 20 стек, и устройства ввода-вывода (УВВ). На стадии программирования программист должен распределить зону адресного пространства микропроцессора и закрепить за каждым из устройств сис темы определенную адресную зону. При этом, как правило, часть адресного пространства остается неиспользованной.Для обращения к конкретному уст- З 0 ройству микропроцессор Формирует на шике адреса соответствующий код, обеспечивающий активацию выбранного устройства. Для упрощения селекции выбираемого устройства распределе 35 ние адресов осуществляется таким образом, чтобы по старшим разрядам адреса можно было определить устройство, к которому осуществляется обращение. Количество используемых для этого старших разрядов определяется минииалькыи объемом адресного пространства, закрепляемого за каким-либо устройством микропроцессорной системы. Пусть, например, для идентификации выбираемого устройства системы использовано 5 разрядов А А А,з,к Аи Аадресной шины и зоны адресного пространства распределены в соответствии с табл. 1. При таком составе контролиуеиой микропроцессорной системы устройство, к которому осуществляется обращение, может быть указано трехразрядным кодом. Перекодирование входного кода на старших разрядах шины адреса в код, указывающий тип выбираемого устройства, осуществляется блоком 1 постоянкой памяти. Для этого в нем посоответствующим адресам хранятсякоды устройств микропроцессорной системы. Пусть код ПЗУ, код ОЗУ,код стека - 011 код УВВ - 100, акод неиспользованной зоны - 000, Тогда в блоке 1 постоянной памяти должныхраниться коды в соответстнии стабл 2.Таким образом, при обращении микропроцессора к какому"либо конкретному устройству системы на выходахблока 1 постоянной памяти формируется соответствующий код, и мультиплексор 7 выбирает соответствующий информационный вход, подключенный к одномуиз выходов шифратора 5, вход которого подключен к управляющей шине 6контролируемой системы. В состав шины управления типовой микропроцессорной системы входят следующие сигналы: "Чтение памяти" (ЧТ); "Запись1 в память" (ЗП); "Ввод" (ВВ); "Вывод"(ППР).При этом предполагается, что всесигналы, за исключением сигнала"Прием" (РВ 1 И) или "Запись" (ЬВ). Приэтом ЗСТ = Стек 1 "Запись 9 ИСТ =Стек"Прием,Очевидно, что при нормальном функционировании системы микропроцессоргенерирует управляющие сигналы встрогом соответствии с устройством,к которому обращается. Нарушение этого соответствия свидетельствует оботказе.или сбое в системе и являетсянекорректной ситуацией. Шифратор .5обеспечивает кодирование этих ситуаций в соответствии с допустимымикомбинациями управляющих сигналов.функционирование шифратора 5 описывается табл. 3.Каждый разряд выходного кода шиф"ратора 5 соответствует устройствуконтролируемой микропроцессорной системы (Уо - неиспользуемая зона адресного пространства, У, - ПЗУ, У-5 14746 ректными входными сигналами являются ЗП, ВВ, ВЫВ, ЗСТ, ИСТ, Для неиспользованной зоны адресного пространства любой управляющий сигнал будет не 5 корректным.Для обнаружения некорректных ситуаций в контролируемой системе необходимо значения выходного кода шифратора 5 сопоставить с устройством, к 10 которому осуществляется обращение по адресной шине в текущий момент времени. Это осуществляется мультиплексором 7. При нормальной работе микропроцессорной системы исполняемые команды синтаксически корректны, поэтому на соответствующем выходе шифратора 5 и на выходе мультиплексора 7 присутствует постоянный уровень логического нуля. Это связано с тем, 20 что на управляющих кодах мультиплексора 7 блок 1 постоянной памяти устанавливает код устройства, к которому идет обращение. и выбирается соответствующий информационный вход муль типлексора 7. Последний подключен к соответствующему выходу шифратора 5 (табл. 2), где единицами закодированы только некорректные обращения (табл. 3). Поскольку на выход мульти- З 0 плексора 7 сигнал не поступает, регистр 2 остается в обнуленном состоянии, которое было установлено при сбросе микропроцессорной системы через вход 11 сброса устройства. Нулевой код с выхода регистра 2 поступает на вход дешифратора 3, в результате чего на его входе 0 устанавливается активный потенциал. Это приводит к засветке соответствующего элемента индикации блока 4 элементов индикации, свидетельствующего о синтаксически правильной работе процессора (например, зеленого цвета).При исполнении процессором микропроцессорной системы программы в результате сбоя или отказа его элементов возможно возникновение некоррект- . ной ситуации при обращении к какому- либо устройству системы. К таким ситуациям относятся попытка извлечения команды из зоны оперативной памяти в результате сбоя программного счетчика процессора, попытка записи числа в зону ПЗУ в результате сбоя косвенного адреса или отказа одной из линий адресной шины и т Некорректным является также любое обращение к неиспользуемой зоне адресного про 50 6странства. При возникновении подобной некорректной ситуации устройствоработает следующим образом,Блок 1 постоянной памяти устанавливает на управляющих входах мультиплексора 7 код устройства микропроцессорной системы, к которому должно производиться обращение. Благодаря этому среди информационных входовмультиплексора 7 выбирается тот, который связан с соответствующим выходом шифратора 5. При некорректнойситуации код адресной зоны выбираемого устройства не соответствует комбинации управляющих сигналов на шине6 управления. Поэтбму на выбранноминформационном входе мультиплексора,всегда присутствует логическая единица (табл. 3), и на его выходе появляется сигнал, свидетельствующий обошибке. Этот сигнал через элементИЛИ 22 поступает на установочный входтриггера 9, переводя его в единичноесостояние. Б результате этого на,выходе 10 ошибки устройства появляется активный уровень, свидетельствующий об ошибке. Одновременно импульсс выхода мультиплексора 7 поступаетна вход синхронизации регистра 2.Благодаря этому в него записывается кодустройства контролируемой микропроцессорной системы, к которому произошло некорректное обращение. Этоткод декодируется дешифратором 3, ив блоке 4 элементов индикации высвечивается соответствующий элемент,свидетельствующий о том, что произошла ошибка определенного типа (например, красного цвета). Так, например, при попытке извлечения командыиз зоны ОЗУ на выходе блока 1 постоянной памяти - согласно табл, 2устанавливается код 010., и соответственно выбира.ется вход мультиплексора 7, связанный с выходом Ушифратора 5 (2 , = 010,) . Согласнотабл. 3 сигнал М 1, поступивший навход шифратора 5, при извлечении команды проходит на выход шифратора У 1и через мультиплексор 7 поступаетна установочный вход триггера 9, чтоприводит к установке его в состояниелогической единицы и выдаче активного сигнала на выход 10 ошибки устройства. Этот же сигнал с выходамультиплексора 7 записывает в регистр 2 код 010, и дешифратор 3 выбирает и засвечивает третий сверхуэлемент индикации блока 4 элементов индикации, Этот элемент можно назвать "Ошибка при обращении к ОЗУ". Указанная информация может использоваться при ремонте контролируемой системы. В рассмотренном типе некорректных синтаксических ситуаций комбинация управляющих сигналов на шине 6 управления является корректной, 10 а некорректно ее сочетание с адресом на адресной шине системы.Однако, кроме подобных некорректных ситуаций, в результате сбоев и отказов могут возникать и другие, 15 связанные с искажением информации, хранимой в стековой области ОЗУ, или сбоем программного счетчика при возвратах из подпрограмм.Известно, что стековая область 20 ОЗУ используется для временного хранения содержимого внутренних регистров микропроцессора, а также для хранения адресов возвратов из подпрограмм, Очевидно, что для нормального 25 Функционирования микропроцессорной системы необходимо обеспечить достоверность информации, считываемой из стека, В большинстве МПС (например, на базе микропроцессора КР 580 ИК 80 А 30 считывание информации осуществляется в двух последовательных машинных циклах обращения к стеку. При этом адрес возврата, извлеченнь 1 й из стека, загружается в программныи счетчик микропроцессора, что обеспечивает выполнение следующей команды по данному адресу. При работе МПС в условиях помех эта информация может искажаться. При этом возможны две некорректные ситуации: из стека считывается некорректная информация, из стека считывается корректный адрес возврата, но искажение происходит в момент загрузки в программный счетчик.Для обнаружения первой некорректной ситуации вся информация, записываемая в стек МПС, записывается также в блок 12 оперативной памяти. При этом для уменьшения разрядности блока 12 информация записывается в него50 в преобразованном виде. Узел 17 свертки преобразует полноразрядный код шины данных в усеченный код (в простейшем случае - в код по модулю два), В качестве узла 17 свертки может быть.55 использована например, схема контроля четности и нечеткости К 155 ИП 2, Количество младших разрядов шины адоеса, подключенных к адресным входам блока 12 оперативной памяти, определяется исходя из максимального числа уровней вложения в стек для конкретной микропроцессорной системы. Запись информации в блок 12 оперативной памяти производится лишь при наличии сигналов "Запись" и "Стек" на шине б управляющих сигналов системы. При извлечении информации из стека МПС на шину данных схема 14 сравнения осуществляет контроль соответствия данйых, установленных на шине данных систем 1, и данных, считываемых с блока 12 оперативной памяти. Оценка результата этого контроля осуществляется с помощью элемента И 23 в момент появления сигнала "Чтение" на шине б управляющих сигналов, Еслиэти данные не совпадают, то импульс с выхода элемента И 23 через элементы ИЛИ 21 и 22 вызывает переход триггеров 32 и 9 из исходного состояния, в которомони" находились в результате действия сигнала "Сброс" в начале работы микропроцессорной системы, в активное, В результате этого на выходе 10 ошибки устройства появляется активный уровень, свидетельствующий о некорректной ситуации в контролируемой системе. Одновременно с этимзагорается элемент 33 индикации, указывая оператору на тип ошибки.Для обнаружения второй некорректнойситуации информация, установленная нашине данных в машинных циклах чтениястека, записывается в последовательно соединенные регистры 15 и 16; Запись осуществляется по синхровходу регистров при наличии сигналов "Стек" и "Чтение" на шине 6 управляющих сиг. - налов контролируемой системы. При нормальном Функционировании в микропроцессорных системах (например, на базе микропроцессора КР 580 ИКЯОА) обращение к стеку всегда осуществляется в двух соседних машинных циклах работы процессора. Поэтому информация, извлекаемая иэ стека в первом цикле, записывается с выхода узла 17 свертки в регистр 15, а во втором цикле - в регистр 15 записывается новое значение, а врегистр 16 - предыдущее значение. Смена информации в регистрах 15 и 16 осуществляется лишь при выполнении команд, связанных с циклами чтения стека. Таким образом, в регистрах 15 и 16 информа 1474650 10ция может представлять либо адреспоследнего возврата из подпрограммы,либо содержимое регистровой пары микропроцессора, Сигналы с выходов регистров 15 и 16 поступают на первуюгруппу входов схемы 13 сравнения,осуществляющей контроль выполненияперехода в программе по адресу возврата иэ текущей подпрограммы. Дляэтого на вторую группу входов схемы,13 сравнения поступает информацияс адресной шины микропроцессорнойсистемы. Эта информация поступаетна схему 13 сравнения в преобразован ном виде с помощью узлов 19 и 20свертки кодов, аналогичных узлу 17свертки. Каждый из элементов 19 и 20преобразует соответственно младшиеи старшие байты адресной шины системы, поскольку информация об адресев регистрах 16 и 15 представлена ввиде преобразованных младшего и стар;шего байтов адреса возврата из подпрограммы. Результат сравнения кодовс выхода схемы 13 сравнения оценивается с помощью элемента И 24 в момент приема кода очередной команды,если предыдущая команда была командойвозврата из подпрограммы. Это происходит следующим образом. Информацияо типе выполняемой команды (командывозврата из подпрограммы или остальные) хранится в блоке 26 постояннойпамяти. В момент появления на шине35данных микропроцессорной системы первого байта команды (на шине 6 управления системы присутствуют сигналыМ 1 и "Чтение" ) производится записьсигнала с выхода блока 26 постоянной памяти в триггер 27.Блок 26 постоянной памяти предназначен для выделения иэ всей совокупности команд, выполняемых микропроцессором, команд возврата из подпрограммы. Поэтому код выполняемойкоманды в данном устройстве выступает как адрес одноразрядной ячейкиблока 26 постоянной памяти. Для правильной работы устройства с микропроцессорной системой (например, набазе микропроцессора КР 580 ИК 80 А)кода, хранимые в блоке 26 постояннойпамятидолжны соответствовать данным,приведенным в табл, 4,Каждая клеточка табл. 4 соответст вует одному из 256 возможных адресов.Все команды возврата из подпрограммзакодированы нулем, остальные команды - единицей. В начале работы систем по сигналу "Сбро триггер 29 нахо- . дится в исходном нулевом состоянии. Если выполняются команды, не связанные с возвратом из подпрограмм, то триггер 27 находится в единичном состоянии. Сигнал логической единицы с выхода триггера 27 через элемент ИЛИ 28 удерживает. по входу сброса триггер 29 в исходном состоянии. Если выполняется команда возврата из подпрограммы, то сигнал логического нуля с выхода триггера 27 через элемент ИЛИ 28 снимает управление триггером 29 по входу сброса.,При наличии на управляющей шине 6 первого сигнала "Стек"поступающего на синхровход триггера 29, сигнал логической единицы на Э-входе триггера 29 переводит его в активное состояние, В этом состоянии триггер 29 находится до момента приема следующей команды микропроцессора, не связанной с возвратом из стека. Состояние триггера 29 нужно рассматривать как признак контроля адреса следующей команды микропроцессора. Этот признак в каждом машинном цикле выборки первого байта команды по сигналу с выхода элемента И 3 1 записывается в триггер 30. При выполнении команд, не связанных с возвратом из подпрограммй, триггер 30 постоянно находится в нулевом состоянии, запирая элемент И 24. Так как при выполнении команды возврата триггер 29 переходит в единичное состояние, то при выборке первого байта следующей команды триггер 30 также переходит в единичное ,состояние. Это обеспечивает оценку результата сравнения ожидаемого и фактического адресов, сформированного на выходе схемы 13 сравнения, Если эти адреса не совпадают, то на выходе схемы 13 сравнения устанавливается единичный потенциал, и стробирующий сигнал с выхода элемента И 31 проходит через элементы И 24 и ИЛИ 21 и переключает триггеры 9 и 32, В результате этого на выходе 10 ошчбки устройства появляется активный уровень и загорается элемент 33 индикации, свидетельствуя о возникновении ошибки в контролируемой системеВыход 10 ошибки устройства соеди,няется с входом запроса прерывания :микропроцессорной системы, поэтому при возникновении ошибки выполнениетекущей программы прерывается, и система переходит к выполнению программы обработки прерывания.Эта программа может предусматри 5 вать восстановление процесса, нарушенного сбоем, может иметь диагностический характер выявление причин ошибки) или, в простейшем случае, обеспечивать останов нарушенного процесса. 10 В силу аппаратурных отказов или сбоя триггера разрешения прерывания микропроцессорная система может и не среагировать на запрос прерывания. Однако и в этом случае свечение индикаторов блока 4 элементов индикации и элемента 33 индикации подскажет оператору причину возникшей ошибки. После устранения причин, вызвавших ошибку,оператор микропроцессорной системы может, нажав кнопку "Сброс", вновь запустить программу сначала. При этом регистр 2 и триггеры 9, 29 и 32 будут установлены внулевое исходное состояние.25Формула изобретенияУстройство для контроля микропррцессорной системы по авт, св. ЗО Р 1260960, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в устройство введены второй, третий, четвертый и пятый триггеры, блок оперативной памяти, второй блок постоянной памяти, три узла свертки по модулю два, второй и третий регистры, две схемы сравнения, три элемента ИЛИ, четыре элемента И, элемент индикации, причем выход мультиплексора подключен к первому входу первого элемента ИЛИ,. второй вход которого объединен с единичным входом второго триггера и подключен к выходу второго элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами первого н второго элементов И, первый и второй входы первого элемента И соеди" иены соответственно с выходом первой схемы сравнения и выходом третьего50 элемента И, первый вход первой схемы сравнения соединен с выходом блока оперативной памяти, второй вход первой схемы сравнения объединен с информационными входами блока оперативной памяти и второго регистра и подключен к выходу первого узла свертки по модулю два, вход которого является входом устройства для подключенияк шине данных контролируемой системы, вход записи блока оперативной памятиявляется входом признака записи устройства для подключения к управляющей шине контролируемой системы,вход выборки блока оперативной памяти объединен с первым входом третьего элемента И и синхровходом третьего триггера и является входом признака стека устройства для подключения к управляющей шине контролируемой системы, вход чтения блока оперативной памяти объединен с вторым входом третьего элемента И и первым входом четвертого элемента И и является, входом чтения устройства дляподключения к управляющей шине контролируемой системы, адресный входблока оперативной памяти, входы второго и третьего узлов свертки помодулю два являются входами устройства для подключения к адресной шине контролируемой системы, нулевой вход второго триггера подключен к входу сброса устройства, выход второго триггера подключен к входу элемента индикации, синхровходы второго и третьего регистров объединены и подключены к выходу третьего элементаИ, выход второго регистра соединен с информационным входом третьего регистра и первым входом первой группы входов второй схемы сравнения, второй вход первой группы входов которой соединен с выходом третьего. регистра, выходы третьего и второго узлов свертки по модулю два подключены соответственно к первому и второму входам второй группы входов второй схемы сравнения, выход равенства которой соединен с первым входом второго элемента И, второй вход которого соединен с выходом пятого триггера, третий вход второго элемента И объединен с входами синхронизации четвертого и пятого триггеров и подключен к выходу четвертого элемента И, второй вход которого является входом чтения первого байта устройства для подключения к управляющей шине контролируемой системы, адресный вход второго блоха постоянной памяти является входом устройства для подключения к шине данных контролируемой системы, выход второго блока постоянной памяти соединен с информационным входом четвертого триггера, выход14 1474650 Таблица 1 Адресный массив АА,А з А, А,О 0 О 0 0 ПЗУ О 1 1 1 1 1 0 О 0 0 ОЗУ 1 0 1 О 0 Стек 0 1 1 О 1 1 0 1 1 0 Не использовано 1 0 1 1 1 1 1 1 Таблица 2 Код на входах 8адреса Тип устройства системы Код на выходеблока 1 постоянной памяти 0 0 1 ПЗУ О 0 1 О 1 О ОЗУ 0 1 0 О 1 1 Стек 0 0 О 0 1 1 1 1 О 1 1 1 1 1 УВВ 1 0 0 которого подключен к первому входу третьего элемента ИЛИ, второй вход и выход которого подключены соответственно к входу сброса устройства и ну 5 левому входу третьего триггера, информационный вход и выход которого О 0 0 0 0 О 1 1 1 1 1 О О О О 1 0 1 0 О 1 0 1 0 1 1 0 1 1 0 подключены соответственно к шине единичного потенциала устройства и информационному входу пятого триггера, выход первого элемента ИЛИ соединен с единичным входои первого триггера,Устройства микропроцессорной системы Выбираемьж информационныйвход мультиплексора 71474650 Т а б л и ц а 3 сигналы шифратора 5 Выходные сигналы шифратора 511 111" 1". Входные ЧТ ЗП 1 0 0 1 0 О 1 1 0 1 1 1 1 1 1 1 1 1 О 1 1 0 1 0 О 0 0 0 О 0 0 О 0 0 0 О 0 0 0 0 0 0 0 0 О 0 0 1 0 0 0 0 0 1 0 О 0 0 О 1 0 0 О 0 О 1 0 0 О 0 0 Таблица 4 Старшие разряды адреса (н)0 1 2 3 4 5 6 7 8 9 А В С Э Е Р Младшие разряды 1 1 1 1 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 00О 10 00 00 00 00 0 0 0 0 1 2 3 4 5 6 7 8 9 А В С 0 Е Р 0 0 0 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 11474650 Заказ 1895/47 Тираж 667 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г. Ужгород агарина, 10 Составитель И.СафроноваРедактор О.Юрковецкая Техред М,Дидык Корректор М.Демчик