Реверсивный преобразовательдвоичного кода b двоично десятичный

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИ ЕТЕЛЬСТВУСфез Советскнк Социалистических Республик(22) Заявлено 26. 10. 79 (21) 2837100/18-24 (51) М Кл с присоединением заявки йо 6 06 Г 5/02 Государственный комитет СССР ио делам изобретений и открытий(72) Автор изобретения О.С. Тархов твенное объединение "Ге Заявите учно-про 4) РЕВЕРСИВНЫЙ ПРЕОБРЛЗОВЛТЕДЬ ДВОИЧНОГО КОДЛ В ДВОИЧНО-ДЕСЛТИЧНЫЙ Изобретение относится к автоматике и вычислительной технике и может быть испольэованс при построении устройств для автоматической обработки информации в реальном мас 5 штабе времени.Известен реверсивный преобразователь двоичного кода в двоично-десятичный, содержащий регистр,управляемый шифратор двоичных эквивалентов, сумматор, первый и второй входы которого соединены с выходами регистра и шифратора двоичных эквивалентов соответственно, а выход - с входом регистрапоследовательно 15 соединенные генератор импульсов, тактовый и разрядный распределители, триггер знака, счетчик цифр и.блок управления, причем информационный вход инфратора двоичных эквивален тов соединен с выходом разрядного распределителя, а первый, второй и третий выходы распределителя тактов соединены с соответствующими входами блока управления, управляющие входы шифратора двоичных эквивалентов соединены с первым и вторым входом тактового распределителя, единичный выход триггера знака соединен с четвеотым входом блока управ- то 2ления и с управляющим входом сумматора, выход переполнения которого ф соединен с пятым входом блока управления,нулевой выход триггера знака. соединен с шестым входом блока управления, первый и второй выходы которого соединены с тактовым и сбросовым входами счетчика цифр соответственно, а третий выход соединен с управляющим входом регистра, выход счетчика цифр соединен.с седьмым входом блока управления 1 .Наиболее близким по технической сущности к предлагаемому является реверсивный преобразователь двоичного кода в двоично-,десятичный, содержащий регистр и п, где п - число разрядов десятичного кода последовательно соединенных каскадов, каждый иэ которых содержит сумматор и блок Формирования двоичных эквивалентов, двоичный выход которого соединен с первым входом сумматора, а десятичный выход является двоично-десятичным выходом соответствующего разряда преобразователя, второй вход сумматора является двоичным входом каскада и соединен с двоичным входом блока формирования двоичных эквивалентов, управляющий вход сумматора являетсяуправляющим входом преобразователя и соединен с управляющим входом. блока Формирования двоичных эквивалентов, выход сумматора является ныходом каскада, выход - и-го каскада является выходом младшего разряда десятичного окисла и двоичным выходом преобразователя 2.Недостаток таких преобразователей состоит в низком быстродействии,являющемся следствием циклического ре.жима работы и использования последовательных кодов.Цель изобретения - увеличение быстродействия. 0 Поставленная цель достигаетсятем, что в реверсивном преобразователе двоичного кода в двоично-десятичный, содержащем регистр и и,(где и - число разрядов десятичного кода) последовательно соединенныхкаскадов преобразования, каждый из 20которых содержит сумматор и блокформиронания двоичных эквивалентов,двоичный выход которого соединен спервым входом сумматора, а десятичный выход является дноично-десятичым выходом соответствующего разряда.реобразователя, второй вход сумматора является двоичным входом каскада и ссединен с двоичным входомблока формирования двоичных эквивалентов, управляющий вход сумматораявляется управляющим входом преобразователя и соединен с управляющимвходом блока формирования двоичныхэквивалентов, выход сумматора является выходом каскада, первый входрегистра является двоичным входомпреобразователя, а выход. регистрасоединен с двоичным входом первогокаскада, выход и-го каскада являешьсявыходом младшего разряда десятичного 40числа и двоичным выходом преобразователя, десятичные входы блоковформирования двоичных эквивалентовявляются входами старших десятичныхразрядов преобразователя, второй 45вход регистра является входом младшего десятичного разряда преобразователя, причем блок формированиядвоичных эквивалентов содержит схемусравнения, два шифратора двоичных 50эквивалентов, шифратор десятичногокода в двоично-десятичный, четырегруппы элементов И, три группы элементов ИЛИ, элемент И, элемент НЕи два дешифратора, причем первый55вход первого дешифратора соединен спервым входом схемы сравнения иявляется двоичным входом блока формирования двоичных эквивалентов, первыйвыход первого дешифратора соединенс первыми входами первых элементон 60И и ИЛИ первых групп, остальные восемь его выходов подключены к первым входам соответствующих элементов И первой и второй групп и элементов ИЛИ первой группы, вторые 65 входы злементон И нторой группы соединены с управляющим входом первого шифратора двоичных эквивалентов и с выходом "меньше" схемы сравнения, выход "больше" которой соединен с первым входом элемента И и вторыми входами элементов И первой группы, вторые входы элементон ИЛИ первой группы соединены с выходами второго дешифратора, вход которого является десятичным входом блока формирования двоичных эквивалентов, выходы элементов И второй группы подключены к соответствующим входам пер. ного шифратора двоииных эквивалентов и к первым входам соответствующих элементов ИЛИ второй группы, вторые входы которых соединены с выходами первых восьми элементов И первой группы, а выходы элементов ИЛИ второй группы соединены с первыми восемью входами шифратора десятичного кода в двоично-десятичный, девятый вход которого соединен с выходом десятого элемента И первой группы, выход шифратора десятичного кода в двоично-десятичный является десятичным выходом блока формирования двоичных эквивалентов, выходы второго шифратора двоичных эквивалентов соединены с первыми входами соответ- ствующих элементов И третьеЦ и четвертой групп и со вторым входом схемы сравнения, управляющий вход первого дешифратора является управляющим входом блока формирования двоичных эквивалентов и соединен со вторым входом элемента И и через элемент НЕ соединен со вторыми входами элементов И третьей группы, выход элемента И соединен со вторыми входами элементов И четвертой группы, а выходы первого шифратора двоичных эквивалентов третьей и четвертой группы элементов И соответственно подключены к первым, вторым и третьим входам соответствующих элементов ИЛИ третьей группы, выходы которой являются двоичным выходом блока формирования двоичных эквивалентов.На фиг. 1 представлена структурная схема предлагаемого реверсивно-. го преобразователя; на фиг. 2 структурная схема блока формирования двоичных эквивалентов.Реверсивный преобразователь двоичного кода в двоично-десятичный содержит регистр 1, каскад 2 старшего десятичного разряда, каскад 3 нторого разряда десятичного числа, сумматор 4,.блок 5 формирования двоичного эквивалента, двоичный вход б преобразователя, вход 7 преобразонателя младшего разряда десятичного числа, управляющий вход 8 блока формирования двоичных эквивалентов,двоичный вход 9 и десятичный вход 10 блока формирования двоичных эквивалентов, двоичный выход 11 и деся-тичный выход .12 блока формированиядвоичных эквивалентов, выход 13старшего десятичного разряда преобразователя, вход 14 старшего десятичного разряда преобразователя,выход 15 второго десятичного разряда преобразователя, вход 16 второго десятичного разряда преобразователя, выход 17 младшего разрядадесятичного числа и двоичного числа, управляющий вход 18 преобразова,теля.Блок формирования двоичных эквивалентов содержит первый дешифратор19, элемент НЕ 20, первый шифратор21 двоичных эквивалентов, первуюгруппу 22 элементов И, схему 23сравнения, первую группу 24 элементов ИЛИ, вторую 25 и третью 26 группы элементов И, второй шифратор 27двоичных эквивалентов, элемент И 28,вторую группу 29 элементов ИЛИ, второй дешифратор 30, четвертую группу 31 элементов И, третью группу .32элементов ИЛИ, шифратор 33 десятичного кода в двоично-десятичный.Преобразователь работает следующим образом.В режиме преобразования двоичногокода в двоично-десятичный на управляющий вход 18 подается сигнал ло-.гической единицы, который поступаетна управляющий вход 8 блока 5 формирования двоичных эквивалентов, чемобеспечивается подача сигнала навход переносав младший разряд и навходы старших разрядов, находящихсяза пределами разрядности двоичныхэквивалентов, комбинационного сумматора 4 для получения дополнительногокода из обратного кода двоичногоэквивалента. Двоичный код преобразуемого числа А заносится по входу бв регистр 1. С выхода регистра 1параллельным кодом число А подаетсяна входы сумматора 4 и на вход 9блока 5 формирования двоичных эквивалентов, относящихся к старшемуразряду десятичного числа 2,В блоке 5 формирОвания двоичныхэквивалентов определяется и на первом выходе 11 формируется обратныйкод двоичного эквивалента В = Ь; 10К(где Ь = 1,29; = 0,1,2номер .десятичного разряда) со старшим числом Ь: из условия А У В, Свыхода 11 сформированный двоичный эквивалент подается на вход сумматора4 и вычитается из пРеобразуемогодвоичного числа А. Полученный остатокразности с сумматора 4 поступаетна вход сумматора и двоичный входблока формирования двоичных эквивалентов следующего каскада.Кроме того, на выходе 13 первогокаскада 2 в соответствии с выделеннымчислом Ь; формируется двоично.-десятичный код старшего десятичногоразряда, Процесс формирования остаткови двоично-десятичных кодов в следую-, щих десятичных разрядах происходит аналогично, Младший десятичный разряд получается непосредственно на выходе 17 четырех младших разрядов сумматоРа 4(п)-го каскада.,В режиме обратного преобразования на управляющий вход 18 подается сигнал логического нуля, который поступает на вход 8 блока 5 формирования двоичных эквивалентов, запрещая ввод числа по входу 9, на перенос в младший разряд и на входы старших разрядов, находящихся за пределами раз,рядности двоичных эквивалентов,сумМатора, так как в этом режиме происходит сложение чисел в прямом коде. Старший разряд преобразуемого двоично-десятичного числа подается на вход 14 первого каскада 2, а младший разряд - на вход 7, т.е. на четыре 20 младших разряда регистра 1. С регистра 1 младший разряд преобразуемого числа подается на вход сумматора 4 и складывается с двоичнЫм эквивалентом старшего десятичного разряда, который 25 соответствует поданному на вход 14 двоично-десятичному коду. Полученная сумма с выхода сумматора 4 поступает на первый вход сумматора следующего каскада. Далее процесс формирования двоичного числа происходит аналогично.Результат преобразования снимается с выхода 17 сумматора 4 (п)-го каскада.Рассмотрим работу блока формирования двоичных эквивалентов в режиме преобразования двоичного кода в "дво-, ично-десятичный.В табл. 1, 2 и 3 представленыдвоичные эквиваленты для разрядов де .сятков, сотен и тысяч.Таблица. 1 50 1 0 1 .1 1 0 1 0О 0 4 1 0 0 1 1 1 б0 605500 5 600 6 1 0 1 0 0 1 900 б 3 8 р 14 р 13 р 12 р 10 р р 5 Зр 0 0 20 0 0 0 400 000 0 1 1 01 1 1 0 1 0 1 0 1 0 1 0 0 1 1 1 Из табл. 1,2 и 3 видно, что для выделения числа достаточно подать на дешифратор четыре тарших разряда в каждом десятичном разряде анализируемого двоичного числа. Для разряда десятков это разряды 4-7, а в разряде,7-10, в разряде тысяч 11-14.Для более старших десятичных разрядов все происходит аналогично. Выделенное число Ь может быть и Ь в . 1,т.е требуется коррекция. Это определяется после сравнения анализируемого двоичного числа А и сформированного двоичного эквивалента В по выделенному числу Ь, . Если А З В, то Ь коррекции не требует. Если А ( В, то Ь требует коррекции, т.е.оно должно быть Ь; в ,1.Блок формирования двоичных эквивалентов работает следуюшим образом. На вход 8 подается сигнал логичес. -кой единицы, который является разрешающим для, работы дешифратора 19 иэлемента И 28 и запрещающим длягруппы 26 элементов И. Преобразуемое двоичное число А поступает черезвход 9 на схему 23 сравнения и четыресоответствующих старших разряда надешифратор 19. В первом каскаде чис" 55 ло А поступает с регистра 1, а в остальных каскадах - с выходов сумматоров 4, На одном из девяти выходовЬ. дешифратора 19 будет сигнал,который через один из элементов ИЛИ 24 щ поступает на шифратор 27 двоичныхэквивалентов. На выходе шифратора 27 формирутся двоичный эквивалент В = Ь 10 .К оответствующий выделенной шине Ь;,который на схеме 23 сравнения сравнивается с числом А. Если А ) В, то сформированный двоичный эквивалент в обратном коде (инверторы на схеме не показаны) через группу 31 элементов И и группу 32 элементов ИЛИ поступает на выход блока Формирования двоичных эквивалентов, а сигнал с выделенного выхода Ь через группу22 элементов .И и группу 29 элементов ИЛИ поступает на шифратор 33 десятичного кода в двоично-десятичный, На выходе 12 формируется двоично-десятичный код. Если А ( В, то сигнал с выделенного выхода Ь поступает через группу 25 элементов И на шифратор 21, на выходе которого Форми руется двоичный эквивалент В =К(Ь 1-1) 10 ), в обратном коде поступающий через группу 32 элементов ИЛИ на выход 11. Сигнал с группы 25 элементов И через группу 29 20 элементов ИЛИ поступает на шифратор десятичного кода в двоично-десятичный, и на выходе 12 формируется соответствующий ему двоично-десятичный код. 25 В режиме обратного преобразования разряды двоично-десятичного числа подаются через вход 10 на дешифратор 30. В соответствии с подан- . ным кодом на одном из девяти выходов Ь будет сигнал который через группу 24 элементов ИЛИ поступает на шифратор 27 двоичных эквивалентов. На выходе шифратора 27 формируется соответствующий эквивалент двоичного числа, которнй через открытую группу 26 элементов И и группу 32 элементов ИЛИ поступает на выход 11. Все остальные. элементы в этом режиме не участвуют. 40 Предлагаемый реверсивный преоб разователь двооо кода в двоичнодесятичный является универсальным и обладает большим быстродействием, что позволяет при его использовании в специализированных вычислительных устройствах, работающих в реальном масштабе времени, значительно повысить пропускную способность последних. Для работы этого устройства не требуется внешнего устройства управленияВремя перевода чисел не зависит от разрядности и определяется задержками на переключение логических схем. Реверсивный преобразователь двоичного кода в двоично-десятичный, содержащий регистр и и, (где Ь - чис ло разрядов десятичного кода) послеПри выбранной разрядности десятичного числа к преобразуемое двоичное число не должно превышать 10 -1.кРаботу устройства можно рассмотреть на примере преобразования числа 857. Предположим, что реверсивный преобразователь имеет четыре разряда и преобразует числа от 0 до 9999. Десятичных разрядов три, так как младший разряд снимается с выхода сумматора предпоследнего разряда. Разрядность регистра и сумматорОв равна 14. Число А 8-=00001101011001 поступает с регистра 1 на первый каскад (разряд тысяч). Четыре старших разряда (11-14), поданные на дешифратор 19, нули, следовательно, на девяти выходах также нули. На выходах шифратора 27 сформируется двоичный эквивалент В нуля, Навыходе схемы сравнения АВ будет сигнал, и на выходе 11 устанавливается обратный код двоичного эквивалента нуля, который подается на сумматор и складывается. 1 на выходе Р00001101011001 А 85711111111111111 В - обратный код.00001101011001 А 7 - остаток,На выходе 13 (разряд тысяч) устанавливается двоично-десятичный код нуля. С выхода сумматора остаток подается на следующий десятичный разряд (разряд сотен). Из табл.2 видно, что четырем старшим разрядам (10-7) с кодами 1100 или 1101 соответствует выход ЬВ дешифратора 19. На выходе шифратора 27 сформированный двоичный эквивалент В 8 о = 1100100000. После сравнения на выходе А 3 В появляется сигнал, и двоичный эквивалент в обратном коде с шифратора 27 поступает на сумматор и складывается.00001101011001 Ад 711110011011111 Вэ,ю - обратный код1- остаток 00000000111001 А 67 - остаток,.На выходе разряда сотен устанавливается код 8 = 1000, Остаток с сумматора подается на следующий разряд (разряд десятков), Из табл,1 видно, что четырем старшим разрядам (7+4) с кодом 0111 соответствует выход Ь дешифратора 19, На выходе шифратора 27 сформируется В 0 =111100. После сравнения на выходе АВ будет сигнал, на сумматор поступает скбрректированный обратный код В 0 = 110010 с шифратора 21.00000000111001 Ау11111111001101 Во100000000000111 выход сумматора.На выходе 14 предпоследнего десятичного разряда (разряд десятков) устанавливается код 5 = 0101, а на выходе 17 - двоично-десятичный код 7 = 0111 младшего десятичного разряда. Формула изобретения,довательно соединенных каскадов преобразования, каждый из которых содержит сумматор и блок формированиядвоичных эквивалентов, двоичный выход которого соединен с первым входом сумматора, а десятичный выходявляется двоично-десятичным выходом соответствующего разряда преобразователя, второй вход сумматораявляется двоичным входом каскадапреобразования и соединен с двоичным входом блока Формирования двоичных эквивалентов, управляющий входсумматора является управляющим входом преобразователя и соединен с управляющим входом блока формированиядвоичных эквивалентов, выход сумматора является выходом каскада преобразования, первый вход регистра является двоичным входом преобразователя,а выход регистра соединен с двоичнымвходом первого каскада преобразования, выход п-ого каскада преобразования является выходом младшегоразряда десятичного числа и двоичнымвыходом преобразователя, о т л ич а ю щ и й с я тем, что, с цельюповышения быстродействия, н немдесятичные входы блоков формирования двоичных эквивалентов являютсявходами старших десятичных разрядовпреобразователя, второй вход регистра является входом младшего десятичного разряда преобразователя,причем блок Формирования двоичныхэквивалентов содержит схему сравнения, два шифратора двоичных эквивалентов, шифратор десятичного кодав двоично-десятичный, четыре группыэлементов И, .три группы элементовИЛИ, элемент И, элемент НЕ и два дешифратора, причем первый вход первого дешифратора соединен с первым входом схемы сравнения и является двоичным входом блока формированиядвоичных эквивалентов, первый выходпервого дешифратора соединен с первыми входами первых элементов И иИЛИ первых групп, остальные носемьего выходов подключены к первымвходам соответствующих элементов Ипервой и второй групп и элементовИЛИ первой группы, вторые входы элементов И второй группы соединеныс управляющим входом первого шифратора двоичных эквивалентов и выходом "меньше" схемы сравнения, вы ход "больше" которой соединен сгервым .входом элемента И и вторымивходами элементов И первой группы,вторые входы элементов ИЛИ первойгруппы соединены с выходами второго дешифратора, вход которого является десятичным входом блока Формирования двоичных эквивалентов, ныходы элементов И второй. группы подключены к соответствующим входам 10 первого шифратора двоичных эквивалентов и к первым входам собтветствующих элементов ИЛИ второй группы, вторые входы которых соединеныс выходами первых восьми элементов Ипервой груйпы, а выходы элементов 15 ИЛИ второй группы соединены с первыми восемью нходами шифратора десятичного кода в двоично-десятичный,1. Авторское свидетельство СССР0 9 620975, кл. 6 06 Г 5/02, 1978.. Авторское свидетельство СССРпо заявке Р 2759525,кл, 6 06 Р 5/0210.04.79.1 20 25 30 35 40 45 девятый вход которого соединен свы ходом девятого элемента И первойгруппы, выход шифратора десятичногокода в двоично-десятичный является,песятичным выходом блока Формирования двоичных эквивалентов, выходывторого шифратора двоичных экнивалентон соединены с первыми входамисоответствующих элементов И третьейи четвертой групп и со вторым входомсхемы сравнеНия, управляющий входпервого дешифратора является упранляющим нходом блока формированиядвоичных эквивалентов и соединен совторьм входом элемента И и черезэлемент НЕ соединен со вторыми входами элементов И третьей группы,выход элемента И соединен со вторыми входами элементов И четвертойгруппы, а выходы первого шифраторадноичных эквивалентов третьей ичетвертой группы элементов И соответственно подключены к первым,вторым и третьим входам соответствующихэлементов ИЛИ третьей группы, выходыкоторых являются двоичным выходомблока формирования двоичных эквивалентов. Источники информации,принятые во внимание при экспертизеоставител екред Т.М ктор Н. Швцдк чк Редан Роди а Заказ 6094/б илиал ППП "Патент", г. Ужгород, ул. Проектная,4 Тираж ВНИИПИ Госуда по делам из 113035, Москва, 45 Подписноественного комитета СССРбретений и открытий