Преобразователь двоичного кода вдвоично-десятичный и двоично-десятичногов двоичный

Союз Советских Социалистических Республик.(51) М. Кл.з с присоединением заявки Мо С 06.Г 5/02 Государствеииый комитет С С Р ио делам изобретеиий и открытийДата опубликования описания 23. 07. 81 удков, В.И. Корнейчук, В.А; Поноахлин, Л.А. Савченко, В.П. Тараси Я.И. Торошанко 72) Авторы изобретени) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНОДЕСЯТИЧНЫЙ И ДВОИЧНО-ДЕСЯТИЧНОГО В ДВОИЧНЫЙ при .обо Изобретение относится к автоматике и цифровой вычислительнойтехнике и может быть использованопостроении двоично-десятичных преразователей.Известен преобразователь двоичногокода в двоично-десятичный и обратисодержащий реверсивные сдвиговые регистры,блоки коррекции, логическиеэлементы И и ИЛИ 1,Недостаток такого преобразователя состоит в больших аппаратурныхзатратах и в невозможности использования динамических сдвиговых регистров, связанной с обработкой параллельных кодов.Наиболее близким по техническойсущности.к предлагаемому являетсяпреобразователь двоичногб кода вдвоично-десятичный и двоично-десятичного в двоичный, содержащий первый ивторой сдвиговые регистры, первый,второй,третий и четвертый элементы Й-ИЛИ,первый и второй О-триггеры,О-входыкоторых соединены соответственно свыходами первых разрядов первого ивторого сдвиговых регистров, а сиихровходы 0-триггеров соединены спервым входом тактовых сигналов пре-образователяблок коррекции, ин формационные входы которого соединены соответственно с выходами четвер:того и пятого разрядов первого сдвигового регистра, сумматор, первый ивторой входы которого соединеныс выходом блока коррекции и первогоэлемента И-ИЛИ соответственно, выходвторого разряда второго сдвиговогорегистра соединен с первым входомвторого элемента И-ИЛИ, первый ивторой.одноразрядные сдвиговые регистры, входы которых соединены свыходами третьего и четвертого элементов И-ИЛИ соответственно, а выходы соединены со вторыми входамипервого и второго элементов И-ИЛИсоответственно, блок управления, выход разрешения приема которого соединен с третьим входом второго элемента И-ИЛИ, выход разрешения цйркуляции соединен с третьим входом первогсэлемента И-ИЛИ, выход разрешениякоррекции блока управления соединено первым управляющим входом блокакоррекции, информационный. вход преобразователя соединен с четвертымивходами первого и вгорого элементовИ-ИЛИ, выходы первых разрядов первого и второго сдвиговых регистровсоединены с вторыми входами третьегои четвертого элементов И-ИЛИ,вторые входы которых соединены со вторым входом тактовых сигналов, выход первого 0-триггера соединен с пятым входом второго элемента И-ИЛИ, выход которого соединен со входом второго сдвигового регистра и третьим входом третьего элемента И-ИЛИ. Кроме того, известный преобразователь содержит элемент И-ИЛИ, подключенный ко входу первого сдвигового регистра 2.Недостаток известного преобразователя состоит н относительно больших аппаратурных затратах.Цель. изобретения - упрощение.преобразователя.Поставленная цель достигается тем, что преобразователь двоичного кода в дноично-десятичный и дноично-десятичного в двоичный, содержащий первый и второй сдниговые регистры, первый, второй, третий и четвертый элементы И-ИЛИ, первый и второй О-триггеры, О-входы которых соединены соответственно с выходами первых разрядов первого и второго сдвиговых регистров,а синхровходы О-триггеров соединены с первым входом тактовых сигналов преобразователя, блок коррекции, информационные входы которого соединены с выходами четвертого и пятого разрядов перного сдвигового регистра, сумматор, первый и второй входы которого соединены соответственно с выходами блока коррекции и первого элемента И-ИЛИ, выход второго разряда второго сдвигоного регистра соединен с первым входом второго элемента, И-ИЛИ, первый и второй одноразрядные сднкговые регистры,.входы которых соединены с выходами третьего и четвертого элементов И-ИЛИ соответственно, а выходы соединены со вторыми входами первого и второго элементов И-ИЛИ соответственно, блок управления, выход разрешения приема которого соединен с третьим входом второго элемента И-ИЛИ, выход разрешения циркуляции соединен с третьим входом первого элемента И-ИЛИ, выход разрешения коррекции блока управления соединен с первым управляющим входом блока коррекции, информационный вход преобразователя соединен с четвертыми входами первого ивторого элементов И-ИЛИ, выходы первых раз- рядов первого и второго сдвиговых регистров соединены со вторыми входами третьего и четвертого элементов И-ИЛИ, вторые входы которых соединены со вторым входом тактовых сигналов преобразователя, выход первого Р- триггера .соединен с пятым входом второго элемента И-ИЛИ, выход которого соединен со входом второго сднигового регистра и третьим входом третьего элемента И-ИЛИ, дополнительно содержит пятый элемент 5 О 15 20 25 30 35 40 4 Я 55 60 65 И-ИЛИ, выход которого является выходом преобразователя, первый и второй входы соединены с выходом разрешения выдачи блока управления, а третий вход пятого элемента И-ИЛЙ соединен с выходом первого разряда второго сдвигового регистра, выход сумматора соединен с четвертым входомпятого элемента И-ИЛИ, третьим входом четвертогоэлемента И-ИЛИ и входом первого сдвигоного регистра, выход второго разряда которого соеди.нен с пятым входом первого элементаИ-ИЛИ, четвертые входы третьего и четвертого элементов И-ИЛИ соединены со вторым входом тактовых сигналов преобразователя, выход второго 0-триггера соединен с управляющим входом блока коррекции и шестым входом первого элемента И-ИЛИ.При этом блок коррекции содержит блок преобразования унитарного кода в последовательный код, первый и второй О-триггеры, элемент И-ИЛИ,три элемента И, три элемента ИЛИ и четырехразрядныйсдвигоный регистр, выход первого разряда которого соединен с первым входом элемента ИЛИ, выход которого соединен с синхровуодами первого и второго О-триггеров,первым входом элемента И-ИЛИ, входомчетырехразрядного сдвигового регистра и первым входом блока преобразованияунитарного кода в последовательныйкод, выход которого является выходом блока коррекции, а второй и третийвходы блока преобразования унитарного кода в последовательный код соединены соответственно с выходамивторого и третьего элементов ИЛИ,. первый и второй входы второго элемента ИЛИ соединены с выходами первого и второго элементов И соответственно, первые входы которых соединены соответственно с прямым выходом пер-. вого и инверсным выходом второго О-триггеров, прямой выход второго О-триггера соединен с первым входом третьего элемента И, выход которого подключен ко входу третьего элементаИЛИ, вторые входы первого, второго итретьего элементов И и вторые входывторого и третьего элементов ИЛИ являютсяпервю управляющим входом блока коррекции, О-нход первого О-триггера соединен с выходом элементаИ-ИЛИ, второй вход которого является вторым управляющим входом блока коррекции, 0-вход второго О-триггера и третий вход элемента И-ИЛИ являются информационными входами блока коррекции.Кроме того., блок управления со- .держит последовательно соединенныесчетчик, дешифратор, элемент И, ВЬтриггер, три группы элементов Й,первые входы элементов И первой группы соединены с первым выходом дешифратора, второй выход которого соединен с 5-входом Р 5-триггера, выход которого соединен с первыми входами ,элементов И второй группы, а третий выход дешифратора соединен с Р-.входом Р 5-триггера и первыми входами элементов И третьей группы, вторые входы элементов И трех групп соединены с входами задания режимов работы, счетный вход счетчика через элемент И соединен со.вторым входом тактовых сигналов, выходы .элементов И первой, второй и третьей групп, являются соответственно выходами разрешения коррекции блока управления, выходами разрешения приема блока управления и выходами разрешения выдачи блока управления.На фиг. 1 изображена структурная схема предлагаемого преобразователя; на фиг. 2 и 3 - функциональные схемы соответственно блока коррекции первого и второго элементов И-ИЛИ; на фиг 4 - Функциональная схема блока управления; на фиг. 5 - временная диаграмма базовых управляющих сигналов преобразователя.Преобразователь содержит первый 1 и второй 2 сдвиговые регистры (число их двоичных разрядов п=4 т, в - число десятичных разрядов преобразователя), блок 3 коррекции (БК), сумматор 4, первый 5 и второй 6 О-триггеры, при этом входы блока 3 коррекции соединены с выходами блока 7 управления, триггера 5 и цепями 8 и 9 с выходами четвертого и пятого разряда регистра 1., Выход второго разряда регистра 1 цепью 10 через первый элемент И-ИЛИ соединен со входом сумматора 4. Выход первого разряда регистра 1 соединен со входом элемента И-ИЛИ 11, с О-входом О-триггера 6 и через последовательно соединенные третий элемент И-ИЛИ 12 и первый одноразрядный сдвиговый регистр 13 - с входом элемента И-ИЛИ 11 другие входы которого соединены с выходом О-триггера 5 и с информационной шиной 14 преобразователя и через второй элемент И-ИЛИ 15 - со входом регистра 2.Выход второго разряда регистра 2 цепью 16. соединен со вторым входом элемента И-ИЛИ 15, а выход первого разряда - с О-входом триггера 5, через элемент И-ИЛИ 17. - с выходом преобразователя 18 и через последователь ио соединенный третий элемент И-ИЛИ 19 и второй одноразрядный сдвиговый регистр 20 - с третьим входом элемента И-ИЛИ 15, Выход О-триггера 6 соединен с входом элемента И-ИЛИ 15, а его С-вход объединен с С"входом триггера 5 и подключен к первому тактовому входу 21. Выход блока 3 коррекции подключен ко второму входу сумматора 4, выход которого подключен ко вторым входам элементов 17 и 19 и ко входу регистра 1. Вход элемента И-ИЛИ 12 соединен со входом)регистра .2, а прямые и инверсныевходы элементов И-ИЛИ 12 и 19 объединены и подключены ко второму тактовому входу 22. Выходы блока 7управления подключены к управляющимвходам элементов 11, 15 и 17.Блок коррекции (Фиг.2) содержитчетырехраэрядный сдвиговый регистр23, вход которого подключен к С-вхо-дам третьего 24 и четвертого 25О-триггеров, через элемент И-ИЛИ26 - к О-входу О-триггера 24, черезэлемент ИЛИ 27 - к шине 21 и к выходу,первого разряда регистра 23. О-вход.триггера 25 цепью 8 подключен к ре-.15 гистру 1. Второй вход элемента И-ИЛИ26 цепью 9 подключен к регистру 1.Инверсный вход первого элементаИ-ИЛИ 26 и второй вход второго элемента И-ИЛИ 26 подключены к третьей20 тактовой шине 28. Прямой выходтретьего 24 и инверсный выход четвертого. 25 триггеров соответственночерез элементы И 29 и ЗО соединены совходами элемента ИЛИ 31. Прямой вы 2 ход триггера 25 через элемент И 32соединен со входом элемента ИЛИ 33,Выходы элементов ИЛИ 31 и 33 подключены ко входам кодопреобразователяф 34, синхронизирующий вход которогоподключен к выходам регистра 23.Вторые входы элементов 29,30, 32 и33 и третий вход элемента 31 подключены к выходам блока 7 управления.Блок управления (Фиг.4) содержитпоследовательно соединенные счетчик35 и дешифратор ЗЬ,первый выход которого подключен ко входам первойгруппы элементов И 37, второй вы- .ход - к 5-входу 5 Р-триггера 38, третий выход - к Р входу триггера 38 и0 к входам элементов И 39 второй груп-.пы. Выход триггера 38 подключен ковходам третьего блока элементов И 40третьей группы, Счетный вход счетчика через элемент И 41 подключен к ц первой тактовой шине 21 и управляющему входу преобразователя, Р-входсчетчика выполнен инверсным иподключен к управляющему входу преОбразователя. Вторые входы блоков 37, 1 О40 и 39 подключены к шинам заданиярежимов работы. Вход регистра 42,.соединен с шиной тактовых сигналовТ 4(а)+11, а два его выхода являются первой и второй шинами тактовых,счетчиков Т ТпЭлемент И-ИЛИ 15 содержит элементы И 43-46 и элемент ИЛИ 47, Элемент И-ИЛИ 11 содержит элементыИ 48-52 и элемент ИЛИ 53 (фиг.З).Работа преобразователя осущест- фО вляется по циклам. Каждый цикл выполняется за и тактов. Длительностьтакта Т равна периоду следованияимпульсов фазового питания динамических регистров. Время действия Я такта Т соответствует временномуинтервалу 1-го разряда числа припоследовательном представлении информации. Так, во время действия так Фта Т на выходе первого (или на входе и-го) разряда сдвигового регистра, работакщего в режиме хранения,будет первый разряд числа, во времядействия такта Т - 1-й разряд; Циркуляция и запись информации в сдвиговых регистрах осуществляется младшими разрядами вперед.Преобразователь может работатьв режимах Р 1, Р 2, Р 3 и Р 4. Врежиме Р 1 обеспечивается преобразование дробного, а в режиме Р 2целого числа из двоичной в двоичнодесятичную систему счисления. В режиме Р 3 преобразуются дробные, а в режиме Р 4 - целые числа из двоичнодесятичной в двоичную систему счисления,Работа преобразователя заключается в выполнении следующих операций:прием кода, его преобразование и выдача преобразованного кода.По сигналу ПК осуществляется прием кода, по сигналу ПР - его преобразование и по сигналу ВД - выдачапреобразованного кода, В зависимостиот режима работы преобразователяблок 7 управления вырабатывает сигналы с соответствующим индексом, которые являются модификацией базовыхсигналов. Так, например, базовомусигналу ПК в режиме Р 1 соответствует сигнал ПК 1, сигналам ПР и ВДсоответственно сигналы ПР 1, ВД 1 ит.д. Преобразование осуществляетсяпутем соответствующей коммутациицепей циркуляции информации в регистрах 1 и 2 с одновременной ее коррекцией. Конфигурация цепей циркуляции и режим коррекции определяютсяблоком 7 управления в зависимости отрежима работы преобразователя,В режиме Р 1 по сигналу ПК 1 изблока 7 управления двоичное дробноечисло последовательно с младших разрядов с информационного входа 14 через элемент И-ИЛИ 15 (элементы И 43и ИЛИ 47 на фиг.3).записывается врегистр 2. Преобразование осуществляется пс сигналу ПР 1 из блока 7управления за и циклов.В первом такте (по сигналу Т 1,шина 21) каждого цикла преобразования в Ь-триггер 5 записывается содержимое первого разряда сдвиговогорегистра 2, в 0-триггер б - содержимое первого разряда сдвигового регистра 1, На время преобразованияцепь циркуляции информации регистра1 замыкается со второго разряда иимеет вид: выход второго разряда -цепь 10 - элемент И-ИЛИ 11 (элементы И 49, ИЛИ 53 на фиг. 3) - сумматор 4 - вход и-го разряда регистра 1Цепь циркуляции в регистре 2 такжезамыкается через второй разряд и имеет вид: выход второго разряда1 цепь 16 - элемент И-ИЛИ 15 (элементы И 44, ИЛИ 47) - вход и-го разряда регистра 2. При этом в каждоми-м такте каждого цикла преобразования указанные цепи циркуляции разрываются, и в и-е разряды регистров1 и 2 переписывается содержимоетриггеров 5 и б соответственно. Такая коммутация цепей циркуляцииобеспечивает в каждом цикле преобразования сдвиг в сторону младшихразрядов, записанных в регистрах 1 и2 чисел, а также перепись содержимого первых разрядов регистров 1 и 2в и-е разряды регистров 2 и 1 соответственно, Одновременно со сдвигоминформации в регистре 1 осуществляется ее коррекция.Код коррекции вырабатывается блоком 3 коррекции в зависимости от со 20 держимого пятого разряда регистра 1в каждом (4 К+1) -м такте (к =О, а) .В (4 (е)+11 -м такте код коррекцииопределяется. содержимым триггера 5.При нулевом значении пятбго разряда25 или риггера 5 код коррекции равенчислу 0000, при единичном - 1101.На вход сумматора 4 код коррекции поступает последовательно с младшихразрядов в (4)+1)-м, (41+2)-м,ЗО (41+3) -м и (41+4) -м тактах (1=0,в). При этом выработка сигналапереноса в каждом (4)+4)-м тактеблокируется. Двоично-десятичный кодформируется на регистре 1 и по сигналу ВД 1 блока 7 управления снимается с выхода первого разряда черезэлемент И-ИЛИ 11 (элементы И 52,ИЛИ 53), сумматор 4 и элемент И-ИЛИ17. Яа второй вход сумматора 4 приэтом подается нулевой код..40 В режиме Р 2 прием целого двоичного числа на динамический регистр2 осуществляется по сигналу ПК 2также, как и в режиме Р 1. Преобразование кода осуществляется за и45 циклов по сигналу ПР 2, В режиме Р 2 .цепи циркуляции информации в регистрах 1 и 2 замыкаются через одноразрядные сдвиговые регистры 13 и 20,соответственно, Цепь циркуляции ре 5 Д гистра 1 имеет вид: выход первогоразряда - элемент И-ИЛИ 12 - триг.гер 13 - элемент И-ИЛИ 11 (элементИ 51, элемент ИЛИ 53) - сумматор4 - вход и-го.разряда регистра 1.Цепь циркуляции регистра 2 коммутируется следующим образом: выходпервого разряда регистра 2 - элементИ-ИЛИ 19 - регистр 20 - элемент 15(элемент И 4 б, элемент ИЛИ 47)вход и-го разряда регистра 2. В и-мфО такте инверсным сигналом (шина 22)каждого цикла преобразования описанные цепи циркуляции разрываются,При этом в каждом цикле (в том числеи в предшествующем началу преобраэова 65 ния, т.е. в цикле ПК 2 по сигналу Ти(шина 22) и-ый разряд регистра 1 свыхода сумматора 4 через элемент 19записывается в регистр 20, а и-ыйразряд регистра 2 с выхода элемента15 через элемент 12 - в регистр 13.Такая коммутация цепей циркуляцииобеспечивает сдвиг в сторону старшихразрядов записанных в регистрах 1и 2 чисел, а также перепись содержимого и-ых разрядов регистров 1 и 2в первые разряды регистров 2 и 1соответственно.Коррекция в регистре 1 осуществляется следующим образом,Код коррекции определяется содержимым четвертого разряда регистра 1в каждом (4)+1)-м такте и Формируется на выходе блока 3 коррекции.При единичном значении четвертогоразряда код коррекции равен числу1101, при нулевом - 0011, Поступлениекода коррекции на вход сумматора 4 20аналогично режиму Р 1. После преобразования двоично-десятичного числав коде с избытком 3 формируется нарегистре 1. Выдача преобразованнойинформации осуществляется с выхода25,первого разряда регистра 1 черезэлемент 11 (элементы И 52, ИЛИ 53),сумматор 4 и элемент 17. Переход откода с избытком 3 к обычному осуществляется при выдаче подачей наЗОвторой вход сумматора 4 в (4)+1)-м - : -(4+4)-м тактах кода 1101. При преобразовании и выдаче выработка сигнала переноса в каждом (4)+4)-м такте блокируется,В режиме Р 3 двоично-десятичныйкод дробного числа перед преобразованием в двоичный код предварительно преобразуется в двоично-десятичныйкод с избытком 3, Это преобразованиеосуществляется одновременно с приемом на сдвиговый регистр 1 следующимобразом.По сигналу ПК 3 информация черезэлемент И-ИЛИ 11 (элементы И 48,ИЛИ 53, на фиг.З) поступает на вход 4сумматора 4. На второй вход сумматора поступает и-разрядный код001100110011, который формируетсяблоком 3 коррекции по сигналу ПК 3,Сформированный на выходе сумматора 4 0код с избытком 3 поступает на входрегистра 1. Врегистр 2 заноситсянулевой код. Преобразование осуществляется за. и циклов таким же образом, как и в режиме Р 2. Результатполучается в регистре 2 и снимаетсяс выхода первого разряда этого регистра через элемент 17 последовательным кодом по сигналу ВД 3.В режиме Р 4 прием целевого десятичного числа осуществляется по сигналу ПК 4 и через элемент И-ИЛИ 11(элементы И 48, ИЛИ 53 на фиг.З) нарегистр 1. На регистр 2 заноситсянулевой код. Преобразование осуществляется за и циклов таким же образом, 5 как и в режиме Р 1, Выдача результата с регистра 2 производится так .же,как и в режиме Р 3.Блок 3 коррекции работает следующим образом.На 0-триггере 24 (Фиг.2) в каждом(4)+1)-м такте по сигналам Т (4)+1)ерез элемент И-ИЛИ 26 запоминаетсясодержимое пятого разряда регистра 1или триггера 5. На 0-триггере 25 запоминается содержимое четвертогоразряда регистра 1. Тактирующие сигналы Т (4)+1), подаваемые на С-входытриггеров 24 и 25, вырабатываются навыходе элемента ИЛИ 27 четырехразрядным сдвиговым регистром 23. Посигналу Т 1 через элемент ИЛИ 27 врегистр 23 записывается единица,которая циркулирует в нем на протяжении всей работы преобразователя. Навыходе четвертого разряда регистра23 образуются тактирующие сигналы Т(4+2), на выходе третьего разряда -Т (4+3), на выходе второго разряда - 4 (4+4) и на выходе первогоразряда - 4 (41+1),Таким образом, в разных режимахработы преобразователя логическиеформулы Х условий выработки блоком 3 формирования коррекции соответствующих кодов имеют видХ = ПК 2.Ч ОКЗЧ(П 92 Ч ПРЗ) С 4Х 1 О=СЭ 2 МСПР 2 Ч П 93)С 4 Ч(пР 1 Ч ПР 4)С,где С 4. и С- состояния триггеров24 и 25,Условие "Оои вырабатывается навыходе элемента ИЛИ 33, условиеХо - на выходе элемента ИЛИ 31,Блок 34 преобразовывает унитарныйкод условий Хоо и Х 4 о в соответствующий последовательный код0011, 1101. Тактовые сигналы Т(4)+1), Т (4)+2), Т (4)+3), иТ (4)+4) вырабатываются на соответствующих выходах регистра 23 и поступают для синхронизации кода коррекции.Блок 7 управления может бытьпостроен как автомат с жесткой логикой на основе счетчика и дешифратора (фиг.4). Его входными сигналами являются сигналы Т 1, сигналыР 1 задания режима, Р 2, Р 3 и Р 4,а также сигнал "Работа", определяющий началои конец преобразования.В исходном состоянии счетчик на- .ходится в нулевом состоянии. Посигналу "Работаф на счетный входсчетчика 35 через элемент И 41 поступают тактовые сигналы Т 1, определяющие начало каждого цикла. С пЕрвого выхода (1) дешифратора 36 снимается базовый сигнал ПК. Послевторого сигналаТ 1 триггер 38 устанавливается в 1-е состояние Сбростриггера 38 осуществляется черезп циклов сигналов С (и+2)-го выходадешифратора (и+2).Таким образом на выходе триггера 38 Формируется базовый сигналПР длительностью и циклов. На (и+2)-м выходе дешифратора 36 Формируется базовый сигнал ВД длительностью 1 цикл. После окончания сигнала ВД 5 снимается сигнал "Работа", и счетчик 36 устанавливается в исходное состояние (состояние готовности преобразователя),. Управляющие сигналы ПК, ЙР и ВД (=1,4) вырабатываются на основе базовых ПК, ПР и ВД в зависимости от заданного режима Р 1, Р 2, Р 3 или Р 4 на выходах блоков элементов Й 37, 40 и 39.Таким образом, предлагаемый преобразователь является устройством последовательного действия, и применение в нем динамических регистров позволяет значительно снизить его стоимость, уменьшить габариты и повысить надеж-.ность, а также упростить блок коррек ции и логические блоки преобразователя.Формула изобретения251; Преобразователь,цвоичного кода в двоично-десятичный и двоично-десятичного в двоичный, содержащий первый и второй сдвиговые регистры, первый, второй, третий и четвертый элементы И-ИЛИ, первый и второй О-триггеры, О-входы которых соединены соответ,ственно с выходами первых разрядов первого и второго сдвиговых регистров, а синхровходы О-триггеров соединены с первым входом тактовых сигналов преобразователя, блок коррекции, информационные входы которого соединены с выходами четвертого и пятого разрядов первого сдвигового регистра, сум матор, первый и второй входы которого соединены соответственно с выходами блока коррекции и первого элемента И-ИЛИ, выход второго разряда второго сдвигового регистра соединен с первым 45 входом второго элемента И-ИЛИ, первый и второй одноразрядные сдвиговые регистры, входы которых соединены с выходами третьего и четвертого элементов И ИЛИ соответственно, а выходы соеди иены со вторыми входами первого и второго элементов И-ИЛИ соответственно, блок управления, выход разрешения приема которого соединен с .третьимвходом второго элемента И-ИЛИ, выход разрешения циркуляции соединен с третьим входом первого элемента И-ИЛИ, выход разрешения коррекции блока управления соединен с первым управляющим входом блока коррекции, информационнЫй вход. преобразователя соеди-. 46"( нен с четвертыми входами первого .и второго элементов И-ИЛИ, выходы пер- ф вых разрядов первого и второго сдвиговых регистров соединены со вторыми входами третьего и четвертого эле ментов И-ИЛИ, вторые входы которых соединенЫ со вторым входом тактовых сигналов преобразователя, выход первого О-триггера соединен с пятым входом второго элемента И-ИЛИ, выход которогб соединен со входом второго сдвигового регистра и третьим входом третьего элемента И-ИЛИ, о т л ич а ю щ и й с я тем, что, с целью упрощения, он содержит пятый элемент И-ИЛИ, выход которого является выходом преобразователя, первый и второй входы соединены с выходом разрешения выдачи блока. Управпенйя, а третий вход пятого элемента И-ИЛИ .соединен с выходом первого разряда второго сдвигового регистра, выход сумматора соединен с четвертым входом пятого элемента, И-ИЛИ, третьим входом четвертого элемента И-ИЛИ и входом первого сдвигового регистра, выход второго разряда которого соединен с пятым входом первого элемента И-ИЛИ четвертые входы третье-. го и четвертого элементов И-ИЛИ соединены со вторым входом тактовых сигналов преобразователя, выхоц второго О-триггера соединен с управляющим входом блока коррекции и шестым входом первого элемента И-ИЛИ.2. Преобразователь по п.1, о тл и ч а ю щ и й с я тем, что блок коррекции содержит блок преобразования унитарного кода в последовательный код, первый и второй О-триггеры, элемент И-ИЛИ, три элемента И, три элемента ИЛИ и четырехразрядный сдвиговый регистр, выход первого разряда. которого соединен с первым входом элемента ИЛИ, выход которого соединен с синхровходами первого и второго О-триггеров, первым входом элемента И-ИЛИ, входом четырехразрядного сдвигового регистра и первым входом блока преобразования унитарного кода в последовательный код,. выход которого является выходом блока коррекции, а второй и третий входы блока преобразования унитарного кода в последовательный код соединены соответственно с выходами второго и третьего элементов ИЛИ, первый и второй входы второго элемента ИЛИ соединены с выходами первого и вто-. рого элементов И соответственно, первые входы которых соединены соответственно с прямым выходом первого и инверсным выходом второго О-триггеров, прямой выход второго О-триггера соединен с первым входом третьего элемента И, выход которого подключен ко входу третьего элемента ИЛИ, вторые входы первого, второго и третьего элементов И и вторые входы второго и третьего элементов ИЛИ являются первым управляющим входом блока коррекции, О-вход первого О- триггера соединен с выходом элемента И-ИЛИ, второй вход которого является849197 14 гг г 1 вторым управляющим входом блока коррекции, О-вход второго О-триггера и третий вход элемента И.-ИЛИ являются информационными входами блока коррекции.3, Преобразователь по пп. 1 и 2, о т л и ч а ю щ и й с я тем, что в нем блок управления содержит последовательно соединенные счетчик, дешифратор, элемент И, Й 5-триггер, три группы элементов И, первые входы элементов И первой группы соединены с первым выходом дешифратора, второй выход которого соединен с К входом йб-триггера, выход которого соединен с первыми входами элементов И второй группы, а третий выход дешифратора соединен с В-входом В 5-триггера и первыми входами элементов И третьей группы, вторые входы элемеатов И трех групп соединены с входамизадания режимов работы, счетныйвход счетчика через элемент И соединен со вторым входом тактовых сигналов преобразователя, выходы элементов И первой, второй и третьей группявляются соответственно выходами разрешения коррекции блока управления,выходами разрешения приема блока управления и выходами разрешения выдачиблока управления.Источники информации,принятые во внимание при экспертизе1Авторское свидетельство СССРФ 201774, кл. О 06 Г 5/02, 1968.2. Авторское свидетельство СССРпо заявке М 2716075, кл. 6 06 Г 5/02,1979 (прототип).849197 П ла ьтитид дача Составитель М. АрыавскийРедактор С. Родикова ТехредМ.Рейвес Корректор Г. Решетн 3035 лиал ППП "Патентф, г. Ужгород, ул. Проектна аказ 6094/63 Тираж 745ВВИИПИ Государственного коми по делам изобретений и от11 , Москва, Ж, Раушская н Подписноеета СССРрытийб., д. 4/5