Преобразователь двоичного кода в двоично-десятичный и двоично-десятичного в двоичный

Союз СоветсимкСоцмапмстмчесимкРеспублик ОП ИСАНИЕИЗОЬРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 860051(51)М. Кл. Ц ОЬР 5/02 3 Ьюудюрствишый кюмктвт СССР аю двлаи изюбрвтвинй н юткрмткк(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНОДЕСЯТИЧНЬЙ И ДВОИЧНО-ДЕСЯТИЧНОГО В ДВОИЧНЫЙ1 Изобретение относится к автоматике и цифровой вычислительной техникеи может быть использовано при построении двоично-десятичных преобразователей.%содержащий реверсивные сдвиговые регистры блоки коррекции и блок управления 1,Недостаток этого преобразователятосостоит в больших аппаратных затратахи невозможности использования динамических регистров.Наиболее близким к предлагаемому15по технической сущности и схемномурешению является преобразовательдвоичного кода в двоично-десятичныйи двоично-десятичного в двоичный,содержащий первый и второй сдвиговыерегистры, одноразрядный сумматор иблок управления, первый и второй выходы разрешения которого соединеныс управляющими входами первого и второго элементов И-ИЛИ соответственно, а также блок умножения 1.2,1.Недостаток известного преобразователя состоит в относительно больших аппаратных затратах.Цель изобретения - упрощение преобразователя,Поставленная цель достигаетсятем, что преобразователь двоичногокода в двоично-десятичный и двоичнодесятичного в двоичный, содержащийпервый и второй сдвиговые регистры,одноразрядный сумматор и блок управления, первый и второй выходы разрешения которого соединены с управляющими входами первого и второго элементов И-ИЛИ соответственно, дополнительно содержит первый и второйэлементы И-ИЛИ, выходы которых соединены с информационными входами первого и второго сдвиговых регистровсоответственно, первый и второй одноразрядные сдвиговые регистры, первый и второй Д-триггеры, блок коррекТ 4 Т 5 Тб Т 7 ООООО 0000000 0000 000000 000000 ормула изобретения Преобразователь двоичного кода в двоично-десятичный и двоично-десятичного в двоичный, содержащий первый и второй сдвиговые регистры, одноразрядный сумматор и блок управления, первый и второй выходы разрешения которого соединены с управляющими входами первого и второго элементов И-ИЛИ соответственно, о т л и ч а ющ и й с я тем, что с целью упрощения преобразователя, он содержит первый и второй элементы И-ИЛИ, выходы которых соединены с информационными входами первого,и второго сдвиговых регистров соответственно, первый и второй одноразрядные сдвиговые регистры, первый и второй Д-триггеры, блок коррекции, третий, четвертый и пятый элементы И-ИЛИ, причем входы одноразрядного сумматора подключены к выходу блока коррекции и к выходу третьего элемента И-ИЛИ соответственно, два управляющих входа которого соединены с первым и вторым выходами разрешения блока управления соот 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 ветственно, первый информационный вход - с выходом младшего разряда первого сдвигового регистра, Д-входом ф второго Д-триггера и первым входомПятого элемента И-ИЛИ, второй инфор-.мационный вход третьего элемента И-ИЛИ - с информационным входом преобразователя и с первыми входами фО первого и второго элементов Ы-ИЛИ,выходы которых соединены с первым входом четвертого и вторым входом пятого элементов И-ИЛИ соответственно первого динамического регистра, фф выход второго элемента И-ИЛИ соединенсо входами третьего элемента И-ИЛИ, первый тактовый вход преобразователя соединен с синхровходами первого и второго Д-триггеров, выходы которых 30 соединены с третьими входами первого и второго элементов И-ИЛИ, выходы четвертого и пятого элементов И-ИЛИ соответственно соединены со входами первого и второго одноразряд- И ных сдвиговых регистров, выходыкоторых соединены с четвертыми входами первого и второго элементов И-ИЛИ соответственно, выход младшегоразряда второго сдвигового регистра соединен с пятым входом второго эле" мента И-ИЛИ, со вторым входом четвертого элемента И-ИЛИ и Д-входом первого Д-триггера второй тактовый у вход преобразователя соединен с тре" тьими входами четвертого и пятого элементов И-ИЛИ, четвертые входы которых соединены с первым и вторым выходами разрешения блока управления, 10 пятый вход первого элемента И-ИЛИ соединен с выходом одноразрядного сумматора, управляющий вход которого соединен со вторым выходом разрешения блока управления, группа выходов 1 разрешения которого соединена с управляющей группой входов блока коррекции, первый информационный вход блока коррекции соединен с выходом четвертого разряда первого сдвигового ре-ур гистра, а второй и третий информационные входы соединены с выходами пятых разрядов первого и второго сдви" говых регистров соответственно.2. Преобразователь по и.1, о т - 33 л и ч а ю щ и й с я тем, что в неи блок коррекции содержит два Д-триггера, динамический регистр, элементы И-ИЛИ, ИЛИ, И, элементы запрета, пер" вые входы которых соединены с прямыи З 11 и инверсным выходами первого Д"триггера соответственно, а выходы соединены с первыми входами первого и второго элементов ИЛИ, выход первого элемента ИЛИ соединен с первыми входами первого и второго элементов ИИЛИ, а выход второго элемента ИЛИ соединен со вторым входом первого, первым входом третьего элементов И"ИЛИ и первым входом первого элемен 40 та И, выходы первого, второго, третьего элементов И-ИЛИ и первого элемента И соединены со входами третьего элемента ИЛИ, выход которого является выходом блока коррекции, выходпервого разряда динамического регистра через четвертый элемент ИЛИ сое"динен с его входом, с синхровходаиипервого и второго Д-триггеров и стретьим и четвертым входаии первогоэлемента И-ИЛИ, выходы второго и четвертого разрядов динамического регистра соединены со вторым и третьимвходами второго и третьего элементовИ-ИЛИ соответственно 1 четвертыевходы которых через второй элементИ соединены с инверсным выходом первого Д-триггера, выход третьего разряда динамического регистра соедиФнен со вторыи входом первого элемента И, прямой выход второго Д-тригера через третий элемент И соединенсо вторым входом второго элементаИЛИ, Д-вход второго Д-триггера является первым информационным входомблока коррекции, а Д", вход первогоД-лриггера соединен с выходом четвертого элемента И-ИЛИ, первый и второйвходы которого являются соответственно вторым и третьии информационнымивходами блока коррекции, вторые вхОДЫпервого элеиента ИЛИ, второго к третьего элементов И, первого и второгОэлементов запрета, запрещающие входыэлементов запрета, а также третийи четвертый входы четвертого элементаИ-ИЛИ являются соответствующими входами управляющей группы входов блокакоррекции.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРУ 20774 кл Я 06 Р 5/02 19652. Авторское свидетельство СССРпо заявке В 2677100, кл. Я 06 3 5/02,20.10,78 (прототип) .8 б 0051 ДЬс, Х 10338 Тираж 748 ПодВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035; Москва, Ж, Раушская наб д. 4/ Зак писное Филиал ППП "Па ул, Проектная, 4 Ужг Составителедактор А. Лежнина Техред С М. Аршавскийгунова Корректор Г. Ога86005 50 3ции, третий, четвертый и пятый элементы И-ИЛИ, причем входы одноразряднЬ" го сумматора подключены к выходу блока коррекции и к выходу третьего элемента И-ИЛИ соответственно, два управляющих входа которого соединены с первым и вторым выходами разрешения блока управления соответственно, первый информационный фход - с выходом младшего разряда первого сдви гового регистра, Д-входом второго Д-триггера и первым входом пятого элемента И-ИЛИ, второй информационный вход третьего элемента И-ИЛИ с информационным входом преобразова" теля и с первыми входами первого и второго элементов И-ИЛИ, выходы кото. рых соединены с первым входом четвертого и вторым входом пятого элементов И-ИЛИ соответственно первого дина О мического регистра, выход второго элемента И-ИЛИ соединен со входами трет .тьего элемента И-ИЛИ, первый тактовый вход преобразователя соединен с синхровходами первого и второго д 5 Д-триггеров, выходы которых соединены с третьими входами первого и второго элементов И-ИЛИ, выходы четвертого и пятого элементов И-ИЛИ соответственно соединены со входами первого и вто- зо рого одноразрядных сдвиговых регистров, выходы которых соединены с четвертыми входами первого и второго элементов И-ИЛИ соответственно, .выход младшего разряда второго сдвигового35 регистра соединен с пятым входом второго элемента И-ИЛИ, со вторым входом четвертого элемента И-ИЛИ и Д"входом первого. Д-триггера, второй тактовый вход преобразователя соеди.нен с третьими входами четвертого и пятого элементов И-ИЛИ, четвертые входы которых соединены с первым и вторым выходами разрешения блока управления, пятый вход первого элемен 45 та И-ИЛИ соединен с выходом однораз:рядного сумматора, управляющий вход которого соединен со вторым выходом разрешения блока управления, группа выходов разрешения которого соединена с управляющей группой входов блока коррекции, первый информационный вход блока коррекции соединен с выходом четвертого разряда первого сдвигового регистра, а второй и третий информационные входы соединены с выходами пятых разрядов первого и второго сдвиговых регистров соответственно. 1 4Кроме того, блок коррекции содержит два Д-триггера, динамический регистр элемент И-ИЛИ, ИЛИ, И, элементы запрета, первые входы которых соединены с прямым и инверсным выходами первого Д-триггера соответственно, а выходы соединены с первыми входами первого и второго элементов ИЛИ, выход первого элемента ИЛИ соединен с первыми входами первого и второго элементов И-ИЛИ, а выход второго элемента ИЛИ соединен со вторым входом первого, первым входом третьего элементов И-ИЛИ и первым входом первого элемента И, выходы первого, второго, третьего элементов И-ИЛИ и первого элемента И соединены со входами третьего элемента ИЛИ, выход которого является выходом блока коррекции, выход первого разряда динами" ческого регистра, через четвертый элемент ИЛИ соединен с его входом, с синхровходами первого и второго Д-триггеров и с третьим и четвертым входами первого элемента И-ИЛИ, выходы второго и четвертого разрядов динамического регистра соединены со вторым и третьим входами второго и третьего элементов И-ИЛИ соответственно,. четвертые входы которых через второй элемент И соединены с инверсным выходом первого Д-триггера, выход третьего разряда динамического регистра соединен со вторым входом первого элемента И, прямой выход второго Д-триггера через третий элемент И соединен со вторым входом второго элемента ИЛИ, Д-вход второго Д-триггера является первым информационным входом блока коррекции, а Д-вход первого Д-триггера соединен с выходом четвертого элемента И-ИЛИ, первый и второй входы которого являются соответственно вторым и третьим информационными входами блока коррекции, вторые входы первого элемента ИЛИ, второго и третьего элементов И, первого и второго элементов запрета, а также третий и четвертый входы четвертого элемента И-ИЛИ являются соответствующими входами управляющей группы входов блока коррекции.На фиг.1 изображена структурная схема предлагаемого преобразователя 1 на фиг.2 - функциональная схема блока коррекции на фиг.З - то же, первого и второго элементов И-ИЛИ;1 на фиг.4 - временная диаграмма такти860051 40 45 50 55 рующих сигналов на фиг.5 " то же,базовых управляющих сигналов преобразователя,Преобразователь содержит первый1 и второй 2 сдвиговые регистры (счислом разрядов п=4 п 1 где 1 п - числодесятичных разрядов преобразователя),входы которых подключены к выходамсоответственно первого 3 и второго4 элементов И-ИЛИ, управляющие входыкоторых соединены с выходом блока5 управления, подключенным к входублока 6 коррекции, выход которогосоединен с одним из входов одноразрядного сумматора 7, Второй входсумматора 7 подключен к выходу третьего элемента И-ИЛИ 8, два управляющих входа 9 и 1 О которого подключены к выходам блока 5 управления,третий вход - к выходу первого разряда счет разрядов с младшего)сдвигового регистра 1 и четвертыйвход - к информационному входу 11преобразователя и ко входам первого3 и второго 4 элементов И-ИЛИ. Выход элемента И-ИЛИ 3 соединен со входом четвертого элемента И-ИЛИ 12,второй вход которого цепью 13 связанс элементом И-ИЛИ 4, с Д-входом первого Д-триггера 14 и с выходом первого разряда сдвигового регистра 2, второй разряд которого цепью 15 связанс элементом И-ИЛИ 4. Выход элементаИ-ИЛИ 4 соединен с первым входом пятого элемента И-ИЛИ 16, второй входкоторого соединен с Д-входом Д-триггера 17 и с выходом первого разрядасдвигового регистра 1, выходы второго, четвертогои пятого разрядовкоторого связаны соответственно цепью18 с элементом И-ИЛИ 3, цепями 19и 20 с двумя входами блока 6 коррекции, соединенного цепью 21 с выходомпятого разряда сдвигового регистра 2.Третьи входы элементов И-ИЛИ 12 и 16,а также управляющий вход одноразрядногосумматора 7 соединены с блоком5 управления. Четвертые входы элементов И-ИЛИ 12 и 16 подключены к первому тактовому входу 22. Выход элемента И-ИЛИ 16 через первый одноразрядный сдвиговый регистр 23 соединенсо входом элемента И-ИЛИ 3, выходэлемента И-ИЛИ 2 через второй одноразрядный сдвиговый регистр 24 соединен со входом элемента И-ИЛИ 4. Выходы Д-триггеров 14 и 17 подключенысоответственно к первому 3 и второму4 элементам И-ИЛИ. С-входы триггеров 5 1 О 15 20 25 30 35 614 и 17 подключены ко второму такто" вому входу 25 преобразователя.Блок коррекции (фиг,2) содержит Д-триггер 26, прямой выход которого соединен через первый элемент 27 запрета и первый элемент ИЛИ 28 со входами шестого 29 и седьмого 30 элементов И-ИЛИ. Инверсный выход триггера 26 через второй элемент 31 запрета и второй элемент ИЛИ 32 соединен со входами первого элемента И 33, шестого 29 и восьмого 34 элементов И-ИЛИ и через второй элемент И 35 со входами элементов И-ИПИ 30 и 34, Прямой выход второго Д-триггера 36 через третий элемент И 37 соединен со вторым входом элемента ИЛИ 32, С-входы Д-триггеров 26 и 36 соединены со входом динамического регистра 38, через элемент И-ИЛИ 29 со входом третьего элемента ИЛИ 39 и с выходом четвертого элемента ИЛИ 40, входы которого подключены ко второму тактовому входу 25 преобразователя и к выходу первого разряда динамического регистра 38Выходы второго, третьего и четвертого разрядов подключены соответственно к входам элемента И-ИЛИ 34, элемента И 33 и элемента И-ИЛИ ЗО.Выходы элементов И-ИЛИ 30 и 34 и элемента И 33 подключены ко входам третьего элемента ИЛИ 39, выход которого подключен ко входу сумматора 7. Д-вход триггера .26 подключен к выходу девятого элемента И-ИЛИ 41, входы которого подключены к группе выходов блока 5 управления и по цепям 20 и 21 к выходам пятых разрядов сдвиговых регистров 1 и 2Работа преобразователя осуществляется по циклам. Каждый цикл выполняется за и тактов. Длительность такта Т равна периоду следования.импульсов фазового питания сдвиговых регистров, Временная диаграмма тактовых сигналов Т в системе низких потенциалов показана на фиг.4. Индексация тактов Т соответствует номеру 1 разряда числа на выходе первого (или на входе П -го разряда) сдвиговых регистров, информация в которых циркулирует и записывается младшими разрядами вперед. Так, во время действия такта Тна выходе динамического регистра присутствует первый разряд записанного в регистре числа, во время действия такта Т - 1 -ьп 1 разряд. Начало каждо 860051 8го цикла соответствует началу сигнала Т.Преобразователь может работатьв четырех режимах Р 1, Р 2, РЗ и Р 4,Режим Р 1 обеспечивает преобразованиедробйого, а режим Р 2 - целого числаиэ двоичной в двоично-десятичнуюсистему счисления. В режиме РЗ преобразуются дробные, а в режиме Р 4 целые числа иэ двоично-десятичнойв двоичную систему счисления,Работа преобразователя заключается в выполнении следующих операций:прием исходного кода, его преобразование и выдача преобразованного.кода. Временная диаграмма управляющих сигналов, обеспечивающих выполнение укаэанных операций, показанана Фиг.5. По сигналу ПИК осуществляется прием исходного кода, по сигналуПР - преобразование кода и по сигналу ВД - выдача преобразованногО кода, Сигналы ВЦ, К н К обеспечиваютнепосредственно режим преобразования,В зависимости от режима работы преобразователя блок 5 управления вы".рабатывает управляющие сигналы, ко"торые являются модификацией базовыхсигналов. Например, базовому сигна"лу ПИК в режиме Р 1 соответствуетсигнал ПИК 1, в режиме Р 2 - ПИК 2 ит.д.Длительность сигналов ПИК и ВД " 1цикл, длительность сигнала ПР - 2 пциклов Сигналы ВЦ, К и Кп будутописаны ниже при описании каждогорежима работы преобразователя.Рассмотрим работу преобразовате-,ля в каждом из четырех режимов.Режим Р 1. По сигналу из блока5 управления ПИК 1 двоичное дробноечисло последовательным кодом с младших разрядов записывается во второйсдвиговый регистр 2 через информационный вход 11 и элемент И"ИЛИ 4(на фиг.З через элементы И 44 иИЛИ 47) . Преобразование кода осуществляется за Н вспомогательных цикловВЦ.и 6 циклов коррекции К 1 (Фиг.5) .В первом такте (по тактовому сигналу Т 1, вход 25) каждого вспомогатель"кого цикла ВЦ 1 во второй Д-триггер1.7 записывается содержимое первогоразряда сдвигового регистра 2. В хаядом вспомогательном цикле ВЦ 1, исключая последний тактТ 11, цепи циркуляции информации сдвиговых регистров1 и 2 цепями 8 и 15 замыкаются черезвторые. разряды. Так, цепь циркуляции40 45 на вход сумматора 7. При нулевом 50 значении 4-го разряда в (41+1) -мтакте блок б коррекции вырабатывает код 0000, при единичном эначении - . 55 5 0 15 20 25 30 35 разряда регистра 1 " цепь 18 - элемент И-ИЛИ 3 (на фиг.3 элементы И 48 н ИЛИ 53) " вход и -го регистра 1. Цепь циркуляции сдвигового регистра 2 имеет вид: выход 2-го разряда регистра 2 - цепь 15 " элемент И-ИЛИ 4 (на фиг.З элементы И 46 и ИЛИ 47) - вход регистра 2. Исключение последнего такта осуществляется подачей по входу 22 запрещающих сигналов Т. В последнем такте каждого вспомогательного цикла ВЦ ранее записанная информация из Д-триггера 17 через элемент И-ИЛИ 4 (на фнг.З через элементы И 43 и ИЛИ 47) переписывается в и -ый разряд сдвигового регистра 2, а иэ Д-триггера 14 через входную схему 3 (на фиг.З через элементы И 51 и ИЛИ 53) - в и -ый разряд сдвигового регистра 1.Цикл коррекции К 1 выполняется следующим образом. Цепь циркуляции сдвигового регистра 2 замькается через 1-й разряд и имеет вид выход 1-го разряда регистра 2 - цепь 13 - элемент И-ИЛИ 4 (на фиг.3 элементы И 45 и ИЛИ 47) " вход регистра 2. Цепь циркуляции сдвигового регистра 1 замыкается через первый разряд и одноразрядный сумматор 7 и имеет вид: выход 1-го разряда регистра 1 " тре", тий вход элемента И-ИЛИ 8 (на второй вход которого по цепи 10 подается сигнал К) - второй вход одноразрядного сумматора 7 - выход сумматора 7 - элемент И-ИЛИ 3 (на фиг,З элементы И 50 и ИЛИ 53) " вход сдвнгового ре" гистра 1. На первый вход сумматора 7 из блока б коррекции поступает код,который формируется следующим образом. В каждом 4+1-м ( =0,1,1,1 й -1)такте цикла коррекции К 1 блоком 6коррекции по цепи 19 анализируется4-ый разряд динамического регистра 1и в зависимости от его содержимогоФормируется последовательный четырехраэрядный код, который в 4 1 +1-м,41 +2-м, 4 +3-м и 41 +4-м тактахмпадшнми разрядами вперед поступает код 1101. Сформированный таким образом код суммируется с кодом первогосдвигового регистра 1, поступающимс выхода элемента И-ИЛИ 8, прн этомв каждом (4 1 +1) -м такте выработкасигнала переноса в сумматоре 7 бло"6005 О ра 2, ранее записанное в одноразрядный регистр 23, а на вход второгосдвигового регистра 2 - содержимоеП-го разряда регистра, 1, ранее записанное в одноразрядный регистр 24.Цепи циркуляции регистров 1 и 2в цикле коррекции К 2 такие же, каки в режиме Р 1, Код, поступающий напервый вход сумматора 7 в цикле хоррекции К 2, формируется следука 1 имобразом. В каждом (4 +1) -и тактеЦ =0,1,2п -2) циклов коррекцииК 2 блоком 6 коррекции по цепи 20анализируется 5-А разряд регистра 1,в 4(п 1 -1) +1 =о -3) -м такте поцепи 21 - 5-й разряд регистра 2.В первых п -1 циклах коррекции принулевом значении 5-го разряда блок6 коррекции вырабатывает код 1101,при единичном значении - код 0011.В последнем и -м цикле коррекцииК 2 п при нулевом значении 5-го разряда блок формирования коррекции вырабатывает код 1010, при единичном0000. Сформированный код в циклекоррекции суммируется с кодом сдвигового регистра 1, при этом выработка сигнала переноса в каждом (4 1 +4)-мтакте блокируется, Результат формио30руется после описанных ранее 2 и циклов ВЦ 2 и К 2 на регистре 1. Выдачарезультата осуществляется также, каки в режиме Р 1.Режим РЗ. В режиме РЗ двоичнох десятичный код дробного числа перед 40 45 50 55 9 8 кируется. После выполнения 2 и чередующихся циклов ВЦ 1, К в сдвиговом регистреобразуется соответствующий двоично-десятичный код, который снимается последовательным кодом по сигналу выдачи ВД 1 с выхода 1-го разряда регистра 1 (схемы выдачи кодов с регистров 1 и 2 не показаны),Режим Р 2. Прием целого двоичного числа на сдвиговый регистр 2 осуществляется по сигналу ПИК 2 так же, как и в режиме Р 1, Одновременно по сигналу ПИК 2 блоком 6 коррекции вырабатывается последовательный п -разрядный код 001100110011, который заносится через одноразрядный сумматор 7 и элемент И-ИПИ 3 (на фиг.З через элементы И 50 и ИЛИ 53) на сдвиговый регистр 1. На второй вход одноразрядного сумматора 7 при этом с выхода . элемента И-ИЛИ 8 поступает нулевой код. В последнем такте цикла ПИК 2 и всех циклов коррекции К 2 по сигналу Т и (вход 22) в одноразрядный сдвиговый регистр 23 через элемент И-ИЛИ 16 записывается код последнего о -го разряда числа регистра 2, во второй одноразрядный сдвиговый регистр 24 через элемент И-ИЛИ 12 - код П -го разряда числа регистра 1.Преобразование кода осуществляется также за И вспомогательных циклов и б циклов коррекции. В каждом вспомогательном цикле ВЦ 2 цепи цирку ляции информации в сдвиговых регистра 1 и 2 замыкаются через элементы И-ИЛИ 16 и 12 и одноразрядные сдвиговые регистры 23 и 24. Так, цепь циркуляции сдвигового регистра 1 имеет вид: выход 1-го разряда регистра 1 - второй вход элемента И-ИЛИ 16 (на третий вход которого поступает из блока 5 управления сигнал ВЦ 2) - одноразрядный сдвиговый регистр 23 - элемент И-ИЛИ 3 (на фиг.З элементы И 52 и ИЛИ 53) - вход сдвигового регистра 1. Цепь циркуляции второго сдвигового регистра 2 имеет вид: выход 1-го разряда регистра 2 - цепь 13 - второй вход элемента И-ИЛИ 12.(на третий вход которого поступает сигнал ВЦ 2 из блока 5 управления) - одноразрядный сдвиговый регистр 24 - элемент И-ИЛИ 4 (на фиг.З элементы И 42 и ИЛИ 47) - вход сдвигового регистра 2. При этом, что в первом такте каждого вспомогательного цикла ВЦ 2 на вход первого сдвигового регистра:1 поступает содержимое-го разряда регистпреобразованием в двоичный код предварительно преобразуется в двоично-десятичный код с избытком 3. Это .преобразование осуществляется одновременнос приемом на первый регистр 1 следующим образом. По сигналу ПИК 3, поступающему по цепи 9 на вход элементаИ-ИЛИ 8, информация со .входа 11 черезэлемент И-ИЛИ 8 поступает на второйвход сумматора 7. На первый входсумматора 7 поступает п -разрядныйкод 001100110011, который формируется блоком 6 коррекции по сигналуПИК 3. Сформированный на выходе сумматора 7 код с избытком 3 через элементИ-ИЛИ 3 (на фиг.З через элементы И50 и ИЛИ 53) поступает на вход регистра 1. Во второй динамический регистр заносится нулевой код. Преобразование осуществляется за 2 п цикловВЦЗ, КЗ и КЗп таким же образом, как. и в режиме Р 2. Результат получается во втором регистре 2 и снимается с выхода 1-го разряда этого регистра860051 50 к2),СРР +4- СЭ30 ЗС +1,5 С 2 ь +12 Ср 1802 Раза. последовательным кодом по сигналу ВДЗ (схема выдачи тоже не показана) .Режим Р 4. Прием целого десятичного числа осуществляется по сигналу ПИК 4 через элемент И-ИЛИ 3 на фиг,З через элемент И 49 и ИЛИ 53) на первый сдвиговый регистр 1; На второй регистр 2 заносится нулевой код. Преобразова" ние осуществляется за 2 и циклов ВЦ 4 и К 4 таким же,образом, как и в режиме Р 1. Выдача результата со второго регистра 2 такая же, как и в режиме РЗ. Блок 6 коррекции работает следующим образом. На Д-триггере 26 в каждом 4 1 +1) -м такте по сигналам Т 1, Т 5Т (Н -7) и Т (и -3) через элемент И-ИЛИ 41 запоминается содержимое 5-го разряда первого 1 или второго 2 сдвиговых регистров. На триггере 36 в каждом (41 +1) -м такте записывается содержимое 4-го разряда первого сдвигового регистра 1. На С- входы триггеров 26 и 36 подаются тактирующие сигналы Т,(41 +1), т.е. сигналы Т 1, Т 5,Т ( и -3), которые вырабатываются динамическим регистром 38. По сигналу Т 1 через элемент ИЛИ 40 в регистр 38 записывается единица, которая циркулирует в нем на протяжении всей работы преобразователя. На выходе 4-го разряда регистра 38 образуются таким образом тактирующие сигналы Т (4+2), на выходе 3-го разряда - Т (4. +3) , на выходе 2-го разряда - Т (4 1 +4) и на выходе 1"го разряда - Т (4 1 +1),Как следует из описания работы преобразователя, в разных режимах логические формулы Х условий выработки блоком коррекции соответствующих кодов имеют вид: х рр1( 2 Г К 3к 2 И ъ супик 2УПИК 3хд, - кз ък 41 сц ф 2 ВЗ) Я гни(Цс,"уфо В 2 а 4 п) Сугде С и С - состояния триггеров 36м 26. 12Условие Хвырабатывается навыходе элемента ИЛИ. 28, условие Х1 О 1на выходе элемента ИЛИ 32 и условиеХ,- на выходе элемента И 35. Наэлементах И-ИЛИ 29,30 и 34, элементахИ 33 и ИЛИ 39 совместно с динамическим регистром 38 осуществляется преобразование унитарного кода условийХ в последовательный код соответствую щих чисел 0011, 1101 и 10 О.Работа преобразователя в режиме Рпри преобразовании числа 0,1010 3 0,6из двоичной в двоично-десятичную систему счисления проиллюстрирована в 3 табл.1, в режиме Р 2 при преобразовании двоичного числа О 001011 - 75 -в табл.2 (см.приложение). В графе 1 О(выход блока 7) в скобках приведенозначение переноса, сформированное в 3 О 1-ом такте и учитываемое в 1 +1-омтакте. Квадратными скобками выделеныпереносы, выработка которых блокируется,Использование предлагаемого преоб разователя обеспечивает сокращение .аппаратурных затрат при 1 =40 в двараза. При этом предполагается, что уст ройства выполняются из интегральныхсхем малой степени интеграции, При. использовании средних и больших интегральных схем преимущества предлагаемого преобразователя проявляются 40 в большей степени, поскольку известные устройства являются устройствамипоследовательно-параллельного действия, в них невозможно использованиесдвиговых регистров в интегральном 45 исполнении на основе 1 ДП стРУктУР( серийно выпускаемых промышленностью),Предлагаемое устройство являетсяустройством последовательного действия и применение в нем этих регистров 56 позволяет значительно снизить стоимость, уменьшить габариты устройства и повысить его надежность.