Буферное запоминающее устройство

)ю 6 11 С 19/2 кд ОП ТЕН оительющим ЗУ по- двухчитано ещенх тириие буфе циональная схема элекляющего реамяти (ЭП) ая диаграмиг,4 - схемэ тной одному ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТСССР ВТОРСКОМУ СВИДЕТЕЛЬС(56) Авторское свидетельство СССРМ 974411, кл. 0 11 С 19/00, 1980.Авторское свидетельство СССРМ 1499405, кл, 6 11 С 19/28, 1987.. устройствам (ЗУ). Данное буферноеследовательного типа, асинхронноепортовое (г 1 ЕО-аеп)огу беч 1 зе) рассна реализацию в виде БИС ЗУ на совмных и-р-и-р-транзисторных структура Изобретение относится к вычислительой технике, в частности к запоминающим тройствам (ЗУ), и может быть реализовано виде БИС ЗУ на совмещенных биполярных анзисторных и-р-и-р-структурах; Цель изобретения - упрощ ного ЗУ,На фиг.1 представлена функ схема буферного ЗУ; на фиг,2 - трическая двух разрядов управ гистра и двух элементов и накопителя; на фиг,З - временн ма работы буферного ЗУ; на ф емкостной нагрузки, эквивален переключаемому ЭП. сторного типа, Элементы памяти состоят из двух таких структур, из них составлены одноступенчатые сдвигавые регистры накопителя, Раздельное управление сдвигами осуществляется по токовым и управляющим шинам, причем повышенный ток выборки при сдвиге генерируется и в принимающую, и в передающую числовые линейки, а импульс запирающего напряжения формируется в управляющей шине принимающей числовой линейки, Формирование управляющих импульсов напряжения и тока осуществляет управляющий регистр, содержащий ЙЯ-триггер на тиристорах и внутреннюю асинхронную времяформирующую цепочку, управляющие импульсы уплотнены: окончание импульса в 1-й числовой линейке совпадает с началом импульса в 1+1-й числовой линейке. Буферное ЗУ как по накопителю, так и по обрамлению выгодно отличается простотой. 1 з.п.ф-лы, 4 ил. На фиг,З обозначено: а - управляющие импульсы на входе "Запись", б - на управляющей шине 1-го разряда, в - на выходах элемента задержки 1-го разряда, г - на управляющем выходе 14 "Наращивание памяти", д - на управляющем выходе 18 "Готовность записи", е - на выходе "Считывание", ж - на управляющей шине 10 1-го разряда, 3 - на выходах элемента задержки 1-го разряда, и - на выходе 22 "Готовность считывания", к - на информационных выходах, л - напряжение в 1-й управляющей шине, м-ток в 1-й токовой шине, н - ток в(1-1)-й токовой шине, о - напряжение на выходах 1-го элемента задержки, и - напряжение в (1+1)-й управляющий шине, р - ток в (1+1)-й15 20 40 токовой шине, с - напряжение на выходах (1+1)-го элемента задержки, т - напряжение в (+2)-й управляющей шине, диаграммы е-т относятся к режиму считывания,БуФерное запоминающее устройство содержит элементы 1 памяти, каждая строка из которых образует сдвиговый регистр, на входе и выходе которого имеется согласующий элемент 2,3 соответственно(или буФер), Каждый столбец ЭП образует 1-ю числовую линейку 1= 1,21, 1-я числовая линейка отличается от остальных тем, что ее элементы 1 памяти содержат нагрузочные элементы 4, например резисторы, подключенные к шине 5 напряжения питания,Управляющий регистр В каждом разряде содержит ЙЗ-триггер 6, Единичный выход Но триггера и нулевой выход (1+1)-го триггера соединены с входом (1+1)-го элемента 7 задержки, входом (1+1)-го усилителя 8 нагрузочным элементом 9 и управляющей шиной 10 (+1)-й числовой линейки (ЧЛ), На выходе усилителя 8 в каждом разряде, крО- ме первого и последнего, име отея первый и ворой токовые выходы, а в первом и последнем разряде - по одному,Токовая шина 11 каждой ЧЛ соединена с первым токовым выходом 1-го усилителя, вторым токовым выходом (+1)-го усилителя и источником 12 тока хранения, Нагрузочные элементы 9 и источники 12 соединены с шиной 5 напряжения питания.В первом разряде управляющего регистра выход элемента 7 соединен с входом Выходного буфера 13, выход которого явля- етсЯ управлЯющим выходом 14 буферного ЗУ "Наращивание памяти".Выход входного буфера 15 подключен к "нулевому" выходу триггера первого разряда, а его вход является управляющим входом 16 "Запись".Выход выходного буфера 17 подключен к нулевому выходу триггера первого разряда, а его выход является управляющим выходом 18 "Готовность записи".Выход выходного буфера 19 подключен к "нулевому" входу 1-го триггера, а его вход является управляющим входом 20 "считывание". Вход выходного буфера 21 подключен к "единичному" выходу 1-го триггера, а его выход является управляющим выходом 22 ГОтОВКОсть считываниЯЭлемент памяти (фиг.2) состоит из двухэмиперных и-р-и-транзисторов 23 и 24, совмещенных с р-и-р-транзисторами 25, 26 соответственно. Транзисторы 23, 24 охвачены перекрестной связью коллектор-база,Триггер управляющего регистра выполнен из двух и-р-и-транзисторах 27, 28, совмещенных с р-и-р-транзисторами 29, 30 соответственно, в перекрестных связях коллектор-база содержатся диоды 31, 32 Шопки. Элемент 7 задержки содержит и-р-и-тоанзисторы 33-35, диоды 36-38, а также резисторы 39-42.Усилитель содержит и-р-и-транзистор 43, резистор 44 и двухэмиперный и-р-птранзистор 45, Эмиттеры транзистора 45 соединены с токоэадающими резисторами 46 и 47, другие концы которых являются соответственно вторым и первым токовыми выходами усилителя.Источник тока хранения выполнен на диоде 48 и резисторе 49. С шиной 50 нулевого потенциала соединены базовые резисторы 39, 40, 44 и эмиттеры транзисторов 34, 35.В режиме хранения определенная часть числовой линейки с )-й по 1-ю заполнена информацией, и соответствующие триггеры УР с )-го по 1-й находятся в состоянии "1", а с 1-го по (-1)-й в "0". Триггер установлен в"1", когда его транзисторы 28, 30, образующие правый тиристор (фиг.2) закрыты, атранзисторы 27, 39 открыты,При хранении на всех управляющих шинах 10 поддерживается низкий потенциал, поскольку в каждом триггере включен один из двух тиристоров: левый - в цепочке триггерое, установленных в "1", или правый - в цепочке триггеров, установленных в "0".Выходные транзисторы 34 и 35 всех элементов 7 закрыты.Потенциал на всех управляющих шинах равен падению напряжения на выключенном тиристоре 0,6-0,8 В.Все элементы памяти при хранении запитаны от слаботочных источников током хранения хр. Ток 4 р протекает в элемент памяти например 1-й числовой линейки. через открытые транзисторы 23, 25 (или же 24, 26 Фиг.2), и замыкается на "землю" через хранящие эмиттеры п-р-п-транзисторов, 1-ю управляющую шину и включенный тиристор ВЗ-триггера, На управляющей шине первого разряда управляющего регистра также поддерживается низкий потенциал за счет протекания тока через буфер 15.При записи в буферное ЗУ нового информационного слова на вход 16 подается импульс (диаграмма а). Потенциал первой управляющей шины повышается (диаграмма б), и усилитель первого разряда генерирует повышенный ток выборки 1 в в токовую шину первой числовой линейки. Установление высокого потенциала на управляющей шине приводит к запиранию и-р-и-транзисторов 23, 24 (Фиг.2) по хранящим эмиттерам, вследствие чего элементы памяти первой числовой линейки переключается есостояние, определяемое входными буферами 2. Происходит фориирование с некоторой задержкой на выходах элемента 7 первого разряда импульса напряжения (диаграмма в), которым переключается в "1" первый триггер управляющего регистра, на выходах 14 и 18 формируются управляющие сигналы(диаграммы г, д). После этого потенциал первой управляющей шины понижается до исходного состояния, ток в первой токовой шине снижается до значения 1 хр, а элемент 7 первого разряда возвращается в исходное состояние.Если второй триггер управляющего регистра установлен в "0", то после переключения в "1" первого триггера повышается потенциал второй управляющей шины, усилитель 2-го разряда генерирует ток выборки во 2-ю токовую шину, производится перезапись информационного слова из первой числовой линейки во 2-ю, с некоторой задержкой формируется импульс на выходах элемента 7 второго разряда, которым переключается в "1" 2-й триггер и возвращается в "0" 1-й триггер, к этому моменту во избежание повторного ложного срабатывания импульс на входе 16 должен быть прекращен.После переключения в "1" 2-го триггераповышается потенциал 3-й управляющей шины, и аналогичный процесс переключения замкнутой цепочки зИементов происходит в 3-м разряде.. Третий импульс "Запись" (диаграмма а)поступает; когда ЗУ заполнено. В этом случае занесение информации в накопитель не происходит, отсутствие отрицательного импульса на выходе 18 означает отсутствие.подтверждения записи.Минимальная длительность выходногоимпульса "Запись" должна быть достаточной для заряда управляющей шины. При записи в ЗУ на максимальной частоте длительность входного импульса и пауза между импульсами равны длительности внутри- формируемого импульса управляющей шины ь.Рассмотрим динамику переключения . элементов. Когда маркерная "1" достигает (1-1)го триггера, а 1-й установлен в "0", начинается заряд 1-й управляющей шины (фиг.3 диаграмма л), усилитель генерирует токи 1 в . в 1-ю токовую вину (диаграмма и) и 1 в в(Н)-ю (диаграмма н). В расчете на один элемент памяти 1 в равен, например, 100-200 , икА, а 1 в - 60-120 мкА при токе 1 хр 2-5 мкА.При повышенном питающем токе ЭП 1-й числовой лйнейки ускоренно переключаются в соответствии с состоянием (1-1)-х элементов памяти.55 переключения в "1" остается в таком состоянии, и теперь уже он становится граничным,Таким образом, при записи маркерные"1" продвигаются по УР, и соответственно 20253035 4045 50 Далее с некоторои задержкой г"нз зы ходах элемента 7 1-го разряда формируется отрицательный импульс (диаграмма О), которым переключаются в "1" 1-й триггер, и возвращается в "О" (1-1)-й, при этом дисды Шоттки, имеющие низкое напряжение прямого смещения (обычно 0,35-0,45 В), позволяют отвести заряд из баз п-р-и-транзисторов и препятствуют протеканию перекрестных токов в тиристорном триггере, что необходимо для достижения на выходе выключенного тиристора полного напряжения +5 В,Затем потенциал 1-й управляющей шины понижается, и с небольшой задержкойотключения возвращается в исходное состояние элемент 7 1-го разряда. Длительность формируемых импульсов ти вуправляющей и токовой шинах определяется, главным образом, величиной тзЕсли (+1)-й триггер установлен в "0", то после переключения в "1" 1-го триггера, заряжается (+1)-я управляющая шина (диаграмма и), генерируется ток 1 в (+ 1)-ютоковую шину (диаграмма з) и ток в в 1-ю(диаграмма и), одновременно, начиная с момента переключения 1-го триггера в "1", происходит разряд 1-й управляющей шины, и поэтому окончание импульса в 1-й управляг)щей и токовой шине совпадает с началамимпульса Ь (+1)-.й управляющей и токовой шине, т.е, импульсы в смежных разрядах управляющего регистра уплотнены (диаграммы л, м, и, р). Перекрытие импульсов в смежных разрядах управляющего регистра привело бы к сбоям, а паузы между.импульсами - к понижению быстродействия.Предположим, что (+2)-й триггер был первым в цепочке триггеров, установленных в "1", т.е, граничным. После переключения в"1." (+1)-го триггера повышение потенциала (+2)-й управляющей шины не происходит (диаграмма т), (+1)-й триггер остается в "1" и. становится граничным в цепочке триггеров, установленных в "1",Диаграммы, фиг,3 л - т отражают работу управляющего регистра после двух обращений на запись, вслед эа первым в 1-й управляющей шине формируется второй импульс (диаграмма л), одновременно генерируется ток 1 ь в 1-ю токовую шину и ток ь в (1-1)-ю(диаграммы и, н), однако в (1+1)-й управляющей и токовой шине второй импульс не Формируется (диаграммы и, р), 1-триггер послепо управляющим шинам числовых линеек пробегают слева направо уплотненные импульсы напряжения, а по токовым шинам "пробегают" уплотненные импульсы тока: 1 ь - в принимающих числовых линейках, 1 ь - в передающих, Этими импульсами информационные слова продвигаются по числовым линейкам буферного ЗУ. Продвижение каждой маркерной "1" прекращается установлением в "1" последнего в цепочке триггеров, установленных до этого в "0", а информационное слово при этом перезаписывается в последнюю незанятую числовую линейку,При считывании коротким импульсом по входу "Считывание" (диаграмма е) переключается в "О" 1-й триггер управляющего регистра. Если (И)-й триггер установлен в "1", то потенциал 1-й управляющей шины повышается (диаграмма ж), усилитель 1-го разряда генерирует ток 1 ь в (И)-ю токовую шину, происходит перезапись слова из (1-1)- й числовой линейки в 1-ю, Далее с задержкой тЗ на выходе элемента 7 1-го разряда формируется отрицательный импульс (диаграмма з), которым переключается в "О" (1-1)-й триггер, а 1-й возвращается в "1". Если (1-2)-й триггер в "1" то далее аналогичный процесс переключения замкнутой цепочки элементов происходит в (1-1)-м разряде управляющего регистра и заканчивается он переключением в "О" (1-2)-го триггера и возвращением в "1" (1-1)-го и т.д.Временные диаграммы фиг,3 е - к иллюстрируют три обращения на считывание, После двух иэ них на выходе 22 имеются отрицательные импульсы (диаграмма и) снятия-восстановления "готовности" считывания, которые могут быть использованы для подтверждения действительного считывания. Третий импульс "Считывание" поступает, когда вся информация из ЗУ считана, В этом случае 1-й триггер управляющего регистра переключается в О", готовность считывания снимается, но не восстанавливается, инфоомация в выходной числовой линейке не изменяется (диаграмма к),Длительность импульса "Считывание" должна быть достаточной для переключения триггера (ограничение снизу), но не должна превосходить тц, чтобы избежать Одновременного воздействия установочных сигналов по В- и Я-входам 1-го триггера.Таким образом, при считывании по управляющему регистру продвигается маркерный "О", продвижение его заканчивается установлением в "О" последнего в цепочка триггеровустановленных до этого в "1". За такой цикл весь массив хранимых в буферном ЗУ данных сдвигается на одну числовую линейку к выходу.Как и при записи возможно многократное считывание с периодом обращения не 5 менее 2 ти. Возможно совмещение асинхронной записи и считывания, происходящих с различной частотой, при этом маркерные "1" и "0", продвигаются по управляющему регистру навстречу, прерывание их проис ходит в граничном разряде управляющегорегистра без конфликтных ситуаций,Управляющий регистр буферного ЗУ неимеет цепи начальной установки. При включении питания триггеры управляющего ре гистра устанавливаются в произвольноесостояние, однако затем происходит упорядочение, правая часть управляющего регистра заполняется "1", левая "0". Для подготовки буферного ЗУ к работе необхо димо "очистить" (обнулить) УР подачей серии импульсов "Считывание".Рассмотрим переходной процесс переключения (1+1)-го элемента памяти (фиг,2).Положим транзисторы 24, 26 в нем открыты, 25 а 23, 25 закрыты, а в 1-м элементе памятинаоборот, Импульс запирающего напряжения в (1+1)-й управляющей шине приложен к ЕМКОСтНОй НаГРУЗКЕ, фИГ,4, ГДЕ Сэхр - ЕМ- кость коллектор - хранящий эмиттер тра нзистора 24, Сбэу емкость база - управля:ощий эмиттер транзистора 23. Напряжение, передаваемое в базу транзисторы 23, определяется емкостным делителем и равно35Об 01 Сэхр/(Скэхр + Сбэу) где 0 - мгновенное значение напряжения в управляющей шине.При одинаковых площадях эмиттеров в тРанзистоРе 23 (24) Скэхр = Сбэу, в ЭтОм случае примерно половина напряжения 0 передается в базу транзистора 23, заряжая ее током, протекающим через открытый транзистор 23 1-го ЭП. Когда Об на 0,7-0,8 В превышает потенциал 1-й управляющей шины, тиристор включается.Для ускорения включения тиристора и быстрого разряда базы транзистора 24(1+1)- й тиристорный элемент памяти запитывается повышенным током, вытекающим из элемента через уп равляющий эмиттер транзистора 23 и далее в коллектор транзистора 23 1-го ЭП и 1-ю управляющую шину,Упрощение буферного ЗУ достигается использованием более простых элементов памяти, схемой организации их в одноступенчатые накопительные регистры с особой организацией перезаписи (сдвига) информации в смежных числовых линейках, По разрядное формирование уплотненных во времени импульсов напряжения и тока осуществляется за счет особой структуры управляющего регистра.Формула изобретения 1. Буферное запоминающее устройство, содержащее матрицу элементов памяти, причем каждый элемент памяти состоит из двух совмещенных и-р-и-р-транзисторных структур с перекрестными связями коллектор - база, группу входных формирователей, выходы каждого из которых соединены с первыми эмиттерами и-р-и-транзисторов первых элементов памяти соответствующих строк матрицы, а входы являются информационными входами устройства, группу выходных формирователей, входы каждого из которых соединены с коллекторами транзисторных структур последних элементов памяти соответствующих строк матрицы, а выходы являются информационными выходами устройства, первый и второй входные формирователи, входы которых являются соответственна входами записи и считывания устройства,. первый, второй и третий выходные формирователи, выходы которых являются соответственно выходами. наращивания памяти, готовности записи и готовности считывания устройства, управляющий регистр, каждый разряд которого состоит иэ ЙЯ-триггера, причем инверсный выход ЙЯ-триггера каждого разряда соединен с входами усилителя и элемента задержки, первый выход которого соединен с Я-входом данного триггера, прямой выход и В-вход. ЙЯ-триггера каждого разряда, кроме последнего, соединены соответственно с входом и вторым выходом элемента задержки последующего разряда, второй выход элемента задержки первого разряда соединен с входом первого выходного формирователя, а вход усилителя первого разряде - с входом второго выходного формирователя и с выходом первого входного формирофа 51015 20 25 30 последнего, соединены с первыми эмиттерами соответствующих и-р-и-транзисторов последующего элемента памяти,2. Устройство поп.1, отл и ч а ю щеес я том, что каждый ЙЯ-триггер состоит из двух совмещенных транзисторных структур тиристорного типа с диодами Шоттки в перекрестных связях коллектор - база, причем коллекторы транзисторных структур явля 40 45 ются Й- и Я-входами триггера, эмиттеры соответствующих р-и-р-транэисторов - прямым и инверсным выходами триггера, а эмиттеры и-р-и-транзисторов соединены с шиной нулевого потенциала устройства. геля, прямой выход и Я-вход триггера последнего разряда соединены соответственно с входом третьего выходного формирователя и с выходом второго входного формирователя, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит группу элементов нагрузки, первые выводы которых соединены с шиной напряжения питания, а вторые - с эмиттерами соответствующих р-и-р-транзисторов последних .элементов памяти каждой строки матрицы, а в каждом разряде управляющего регистра - элемент нагрузки, первый вывод которого соединен с входом усилителя данного разряда, и в каждом разряде, кромепоследнего, источник тока хранения, первый вывод которого соединен с первым выходом усилителя данного разряда и вторым выходом усилителя. последующего разряда, вторые эмиттеры и-р-и-транзистсов элементов памяти каждого столбца матрицы соединены с входом усилителя соответствующего разряда управляющего регистра, эмиттеры р-и-р-транзисторов элементов памяти каждого столбца ма 1 рицы, кроме последнего, соединены с первым выходом усилителя соответствующего разряда управляющего регистра, в каждой строке матрицы п-е коллекторы транзисторных структур каждого элемента памяти, кроме1689991 орректор Н,К Тираж Подписноеарственного комитета по изобретениям и открытиям 113035, Москва, Ж, Рауаская наб 4/5 ГКНТ СС роизводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 Заказ 3816 ВНИИП