Устройство для умножения

(19) 4 С 06 Е 7/49 ф.;);)5%Гф о ЕНИ ТВУ АВТОРСК СВИДЕТ. свид 06 Г ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ ПИСАНИЕ ИЗ(54) УСТРОЙСТВО (57) Изобретение тельной технике и зовано в процессо достоверностью об Целью изобретения быстродействия ус гается тем, что у жения, содержащее го, регистр 8 обр го, блок 25 микроп ДЛЯ УМНОЖЕНИЯтносится к вычиспиможет быть испольах ЦВМ с повышенной аботки данных.является повышение ройства. Это дости" тройство для умно- регистр 7 множимо-.тного кода множиморограммного управ1 пения, регистр 9 множителя, три блока 10-12 контроля, блок 13 преобразования, четыре группы элементов И 16-19, группу элементов ИЛИ 23, сумматор 24, элемент И 22 и функциональные связи, снабжено блоком 14 анализа, дополнительным регистром 33955115, пятой и шестой группами элементов И 20-21 и дополнительными функциональными связями, что позволяет при умножении 49-разрядных "золотых" кодов -пропорции увеличить среднее быстродействие устройства в 1,23 раза, 4 ил, 1 табл, Изобретение относится к вычислительной технике, предназначено для умножения многоразрядных золотых" 1-кодов и может быть использовано в5 процессорах ЦВМ с повышенной достоверностью обработки данных.Цель изобретения - увеличение быстродействия устройства.На фиг.1 представлена функциональ ная схема устройства; на фиг.2функциональная схема сумматора; на фиг.З - пример построения блока микропрограммного управления; нафиг.4 - блок-схема алгоритма работы 15 блока микропрограммного управления,Устройство для умножения (фиг.1) содержит входы 1-3 множимого, инверсного кода множимого и множителя, вход 4 задания константы, вход 5 "Пуск", 2 р вход 6 синхронизации, регистры 7-9 множимого, обратного кода множимого и множителя, три блока 10-12 коррекции, блок 13 преобразования "золото- го" кода множимого в обратный код, 25 блок 14 анализа, дополнительный регистр 15, шесть групп элементовИ 16-21, элемент И 22, группу элементов ИЛИ 23, сумматор 24, блок 25 микропрограммного управления, выход ЭО 26 результата, выход 27 сигнала ошиб- ки сумматора, выход 28 признака окончания умножения, выход 29 сигнала ошибки регистров, вход 30 признака нормализации кода блока 25, тринадцать выходов 31-43 блока анализа, входы 44 и 45 признаков окончания нормализации и сложения блока 25, одиннадцать выходов 46-56 блока 25.40Сумматор 24 (фиг.2) содержит регистр 57 суммы, блок 58 нормализации, блок 59 фиксации окончания нормализации, регистр 60 коррекции, элемент 2ИЛИ 61, регистр 62 переносов, блок63 фиксации окончания суммирования,полусумматор 64, блок 65 контроля.сумматора, выход 66 знакового разряда регистра суммы,Блок 25 микропрограммного управления (фиг.З) содержит блок 67 формирования адреса, блок 68 памяти микрокоманд, регистр,69 микрокоманд,коммутатор 70, дешифратор 71, счетчик 72, элемент ИЛИ 73.Регистр 7 множимого предназначендля хранения золотого" -кода множимого. Регистр 8 предназначен дляхранения обратного кода произведения( 1 А), где А - код множимого. Регистр 8, также как регистры суммы 57и коррекции 60, содержит входнуюкоммутирующую логику, реализованнуюна элементах И и ИЛИ для обеспечениязаписи в него информации по нескольким входам.Регистр 9 множителя предназначен для хранения и сдвига на 3 разрядазолотого 1-кода множителя.Блоки 10-12 контроля предназначены для контроля регистров 7-9 на нор-. мальность хранимой информации, т.е. отсутствие единиц в двух соседних разрядах "золотого" 1-кода,Блок 13 предназначен для образования обратного "золотого" 1-кода (ю, А) .Блок 14 и регистр 15 предназначены для преобразования кода множителя в код с минимальным числом значащих цифр, управления группами элементов И 16-21 и выработкой признаков для блока 25, Блок 14 анализа может быть реализован на ПЗУ.Сумматор 24 предназначен для сложения очередных частичных произведе1339551 ний с их текущей суммой по правилам"золотой" 1-системы счисления,Устройство работает следующим образом.Рассмотрим случай умножения прямых и-разрядных "золотых" 1-кодов,где и кратно трем, причем будемсчитать, что знак произведения формируется отдельно.Для выполнения умножения на входыустройства подается следующая информация: на вход 1 - прямой "золотой" 1-кодмножимого, на вход 2 - инверсное значение сдвинутого на 2 разряда влево"золотого" 1-кода множимого, на вход3 - прямой "золотой" 1-код множителя,на вход 4 - двоичный код числаи(+ 2) тактов умножения,3Блок 25 анализирует наличие сигнала "Пуск" на входе 4 (блок В 1 блоксхемы алгоритма). Для этого сигналс выхода 4 через коммутатор 70, управляемый сигналами на выходах 74 и.75 регистра 69, поступает на блок 67.В зависимости от значения этого сигнала блок 67 формирует адрес микрокоманды продолжения анализа выхода4, либо первой микрокоманды умноже.-.ния. При появлении сигнала Пуск"эта команда с единицей в первом разряде из блока 68 записывается в регистр 69 по синхросигналу на.входе5.При этом возбуждается выход 46 посигналу, по которому осуществляетсязапись информации в регистры 7 - 9,блок 13 и счетчик 72, а также обнуление дополнительного регистра 15,регистра 57 и регистра 60 (блок В 2),Для получения правильного результата умножения регистры 7 и 8 блоки10 и 11 контроля, блок 13 преобразования и сумматор 24 имеют три дополнительных старших разряда.Кроме того, регистр 8 имеет двавспомогательных младших разряда,причем последние не являются информационными и используются только дляповышения точности образования обратйого кода а А. При записи в регистр8 они устанавливаются в единицу. Посигналу с выхода 30 блока 11 определяется, нормализован ли код в регистре 8 (блок ВЗ). Если (30)=0, тоосуществляется запись частично нормализованных кодов из блока 13 в регистр 8 по сигналам с выхода 47(блок В 4),По окончании нормализации кода врегистре 8 (30)=11 на выходе 49блока 25 вырабатывается сигнал,5управляющий элементом И 22, и выходыблоков 10-12 подключаются к выходу29 сигнала ошибки регистров (ЦлокВ 5). Далее сигнал на выходе 49 вырабатывается в каждой микрокоманде1 О вплоть до окончания умножения.Затем начинается процесс умножения множимого на группы из трех раз-рядов множителя, преобразованные спомощью блока 14 и регистра 15 так,15 чтобы-,в каждой группе находилось минимальное число значащих цифр. В таблице показаны логический способ преобразования кода множителя, вид кратного множимому, соответствующий20 (1) -й преобразованной триаде разрядов множителя, и возбуждаемые выходыблока 14 для управления пропускомэтого кратного множимому на сумматорв 1-м такте записи частично преобразованной (1+1) -й триады в регистр 15и выработки признаков для блока 25.Признаки, вырабатываемые на выходах 40-43 блока 14, соответствуютслучаям, когда преобразованная триа 30 да разрядов множителя принимает значения, приведенные в таблице.Анализируя эти признаки, блок 25формирует одну из трех мокрокоманд(блок В 6),Если (40,41,42,43)=1100, т.е. очередное частичное произведение равно(с А ) , то возбуждаются выходы 50,51 и 53.По сигналу на выходе 50 код40 е (с А) , поступающий на сумматор из регистра 8 со сдвигом на 1разряд в сторону младших разрядовчерез группу элементов И 20 (35)=11и группу элементов ИЛИ 23, записыва 45 ется в регистр 62. По сигналу на выходе 51 в младшийразряд полусумматора, выполненный ввиде одноразрядного сумматора, прибавляется единица, что эквивалентносложению. кода регистра 57 суммы с дополнительным кодом регистра 62.Сигнал на выходе 53 является сигналом коррекции сложения кода суммы 55 частичных произведений с кодом( ф А), так как код ы ( ь к" А), , записанный в регистр 62, отличается от требуемого значения кратного множимому (й А) на величину39551 5 10 15 20 513 0,01. Поэтому для выполнения коррекции сигнал с выхода 53 поступает во второй разряд элемента ИЛИ 61.Далее вырабатывается сигнал на выходе 52 блока 25, по которому осуществляется запись ча.стичной суммы из полусумматора 64 в регистр 57 вместе с корректирующим членом через элемент ИЛИ 61 в регистр 62.Промежуточная сумма в регистре 57 приводится к нормальной форме с помощью блока 58, Сигналы записи частично нормализованной суммы вырабатываются на выходе 55 блока 25 (блок В 11), Сигнал об окончании нормализации кода в регистре 57 вырабатывается блоком 59 на выходе 44 сумматора (блок В 10). Сложение промежуточных сумм с промежуточными переносами продолжается до тех пор, пока переносы не станут, равны 0 и на выходе 45 блока 63 появится единичный сигнал (блок В 12).Процесс сложения золотых -кодов в сумматоре контролируется блоком 65, в каждом разряде которого реализуется функция ошибки:Го = д (й,М ч 5 ч 5 где д - перенос из 1-го разряда;5 - сумма в 1-м разряде.Сигнал об ошибке поступает на выход 27 сумматора.В случае (40,41,42,43)=1010 возбуждаются выходы 50,51 и 54 блока 25 (блок Б 7) . В регистр переносов записывается код к, (ь А), (36)=13, а сигнал (54)= 1 в первый разряд элемента ИЛИ 61 для коррекции величины ь. (м, А) на код 0.1 с целью получения правильного значения кратного множимому АОБРПосле завершения работы сумматора и в случае (40,41,42,43)= 0001 анализируется значение счетчика 72, Если его содержимое не равно 0 или 1, что определяется по сигналам с выходов дешифратора 71, вырабатывается сигнал на выходе 48, по которому осуществляется сдвиг содержимого регистров 57 и 60 на 3 разряда в сторону младших разрядов, запись частично преобразованной триады разрядов множителя с выходов 37-39 блока 14 в регистр 15 и вычитание единицы из содержимого счетчика 72.При значении знакового разряда регистра 57 суммы, равном 1 (66)=11,25 30 35 40 45 50 55 в регистре 60 коррекции выполняется модифицированный сдвиг, при котором в освободившиеся после сдвига разряды записывается код 010. При значении счетчика 72, равном 1, содержимое регистра коррекции по сигналу с выхода 56 записывается в регистр переносов, и из счетчика 72 вычитается 1 (блок В 15) .После завершения сложения суммы частичных произведений с содержимым регистра коррекции на выходе 28 блока управления вырабатывается сигнал окончания умножения, после чего блок 25 переходит в начальное состояние (блок В 6).При этом в младших разрядах регистра 57 суммы будет находиться прямой "золотой" 1-код произведения. Формула из обретения Устройство для умножения, содержащее регистры множимого, обратного кода множимого и множителя, три блока контроля, блок преобразования золотогокода множимого в обратный код, четыре группы элементов И, группу элементов ИЛИ, элемент И, блок микропрограммного управления и сумматор, в состав которого входят регистр суммы, блок нормализации, блок Фиксации окончания нормализации, по-лусумматор, блок контроля сумматора, регистр коррекции, элемент ИЛИ, регистр переноса, Фиксации окончания суммирования, причем входы множимого и множителя устройства являются информационными входами регистров множимого и множителя соответственно, вход 1-го разряда инверсного кода множимого (где 1=1,2, ,и, и - разрядность сомножителей) соединен с информационным входом (1+2)-го разряда регистра обратного кода множимого, группа выходов регистра множимого соединена с первыми входами элементов И первой, второй и третьей групп и входом первого блока контроля, выход регистра обратного кода множимого соединен с информационным входом блока преобразования "золотого" кода множимого в обратный код, с входом второго блока контроля и с первыми входами элементов И четвертой группы, выходы элементов И первой, второй, третьей и четвертой групп соединены с первыми, вторыми, третьи1339551 ми и четвертыми входами соответственно элементов ИЛИ группы, выходы которой соединены с первым информационным входом регистра пе 5 реносов, выход которого соединен с первкм информационным входом полусумматора и с входом блока фиксации окончания суммирования, выход которого соединен с входом признака окончания сложения блока микропрограммного управления, первый выход которого соединен с входом сброса регистра суммы и с входами разрешения записи регистров множимого, множителя, обратного кода множимого и блока преобразования "золотого кода множимого в обратный код, выход которого соединен с вторым информационным входом регистра обрат ного кода множимого, второй вход разрешения записи которого соединен с вторым выходом блока микропрограммного управления, третий выход которого соединен с входом разрешения 25 сдвига регистра суммы и регистра множителя, выход которого соединен с входом третьего блока контроля, выходы первого, второго и третьего блоков контроля соединены с первым,вторым и третьим входами элемента И, выход которого является выходом сигнала ошибки регистров, второйвход элемента И соединен с четвертым выходом блока микропрограммного управ 35 ления, входы пуска и синхронизации которого являются входами пуска и синхронизации устройства соответственно, выход. второго блока контроля соединен с входом признака нормали зации кода блока микропрограммного управления, пятый выход которого соединен с первым входом разрешения записи регистра переносов, второй информационный вход которого соединен 45 с выходом элемента ИЛИ, первый вход которого соединен с выходом переноса 50 полусумматора, выход суммы которогосоединен с первым информационнымвходом регистра суммы и с первымвходом блока контроля сумматора, выход которого является выходом сигнала ошибки сумматора, выход регистрасуммы соединен с вторым информационным входом полусумматора и с входамиблоков нормализации и фиксации окончания нормализации и является выходом результата устройства, выход блока фиксации окончания нормализации соединен с входом признака окончаниянормализации блока микропрограммногоуправления, шестой выход которогосоединен с входом разрешения сложения полусумматора,выход блока нормализации соединен с вторым информационным входом регистра суммы, первый вход разрешения записи которого соединен с седьмым выходом блока микропрограммного управления и вторым входом разрешения записи регистра переносов, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устроцства, в него введены блок анализа, дополнительный регистр и две группы элементов И, причем три младших разряда регистра множителя соединены с первой группой входов блока анализа, вторая группа входов которого соединена с группой выходов дополнительного регистра, входы сброса и разрешения записи которого соединены с первым и третьим выходами соответственно блока микропрограммного управления, первые входы элементов И четвертой группы соединены с первыми входами элементов И пятой и шестой групп, выходы которых соединены с пятыми и шестыми входами соответственно элементов ИЛИ группы, первый, второй, третий, четвертый, пятый и шестой выходы блока анализа соединены с вторыми входами элементов Ипервой, второй, третьей, четвертой, пятой и шестой групп соответственно, информационные входы первого, второго и третьего разрядов дополнительного регистра соединены с седьмым, восьмым и девятым выходами блока анализа соответственно, десятый, одиннадцатый, двенадцатый и тринадцатый выходы которого соединены с первым, вторым, третьим и четвертым входами логического условия соответственно блока микропрограммного управления, вход задания константы которого является входом задания константы устройства, входы сброса и разрешения сдвига регистра суммы соединены с входами сброса и разрешения записи соответственно регистра коррекции, информационный вход и выход которого соединены соответственно с выходом знакового разряда регистра суммы и третьим информационным входом регистра переносов, восьмой и девятый выходы блока микропрограммного управления соединены с вторым и третьим9 13395511 Овходами элемента ИЛИ, второй вход переносов, выход переноса полусумма- разрешения записи регистра суммы сое- тора соединен с вторым входом блока динен с десятым выходом блока микро- контроля сумматора, двенадцатый выпрограммного управления одиннадцаЭ5ход блока микропрограммного упранлетый выход которого соединен с третьим ния является вьходом признака .окон- входом разрешения записи регистра чания умножения устройства. Вид крат- . ного множиНомер возбуждаемых выхо" дов блока 14 мому 1+1)-е ((43) " 1,Прииеван УУ Группы до преобра- Группы после преобрап/п зования аования11 010 00 12 010010 13 010 100 14 . 010 110 5 ОО ОоО Ьб 100 17 00 8 . 1001339551 Составитель Н,МаркеловаТехред М.Ходанич едактор Е.Папп орректор А.Обруч аказ 4222/3 Тираж 672 ВНИИПИ Государственног по делам изобретений 13035, Москва, Ж, Рауодписное та СССРытий о к аб., д роектная,оизводственно-полиграфическое предприятие, г,ужго