Преобразователь двоичных чисел в двоично-десятичные числа

(71) Заявитель Таганрогский радиотехнический институт им.В.Д.Калмыкова(."ч) ПРЕОВРАЗОВАТЕЛЬ ДВОИЧНЫХ ЧИСЕЛ В ДВОИЧНО-ДЕСЯТИЧНЫЕ ЧИСЛА 1Изобретение относится к автомати.ке и вычислительной технике и может быть использовано при построении двоично."десятичных преобразователей в цифровых вычислительных машинах.Известен преобразователь двоичных чисел в двоично-десятичные, содержащий регистр двоичного числа, шифратор, распределитель импульсов, элементы И и двоично"десятичный сумматор 11.Недостаток этого устройства- большой объем аппаратуры и невозможность преобразований чисел в форме с плавающей запятой.Наиболее близким к предлагаемому по технической сущности и схемному построению является преобразователь двоичных чисел в двоично-десятичные, содержащий первую группу элементов ИЛИ, первую группу элементов И, первый и второй счетчики, первый, второй и третий элементы И, триггер, схему сравнения, первый и второй эле 4 2менты ИЛИ, распределитель импульсов,генератор, элемент задержки, первыйи второй дешифраторы, регистр множи"теля, регистр двоичного гюрядка, ре"гистр десятичного гюрядка, регистр5 множимого, блок памяти, первую,вторую и третью группу элементов Иумножения, сумматор,Преобразование двоичного числа,представленного в форме плавающей зао пятой, известное устройство реализу"ет в два этапа. На первом этапе мантисса двоичного числа умножается надвоичный коэффициент, который вычиС"ляется заранее и хранится в блокепамяти.На втором этапе производится последовательное умножение полученногопроизведения в первом цикле остатковв последующих циклах на 0,1010 с последующим выделением старших четырехразрядов вновь полученных произведений, которые являются тетрадами двоично-десятичной мантиссы 2 .941990 Уфцигиа Рлерацюг Сю 41СФ 41 РР 2// // Рай //оааФиг. Ю 4840138 Тираж 731 Подписное ВНИИПИ Заказ филиал ППП "Патент", г. Ужгород, ул. Проектная,Рг ХУ Рг 20 См 1 ИФОМ Сю 41 См 4 Ор.Г ИФО. О См 41 См 41 Юр Г Рг, 20См 41И 4 РП 1Сю 41Сю 41 Б/оГИФОФ 1Сю 41Сю 41 Рр 2 Рг ЛУ Рг 2 О Сю 41 И 4 ОП 1 Со 41 См 41 РрГ И 4 Ю 1 Рг .7 ЯРг 20СмйИРЛСм 41См 41 /7 р 2И 4 Рг 11Сю 41Сю 41 Рр 2 Рг ХУ ог гО См 41 ИФРЮ 1 Сю 41 СФ 41 дфЯ ИМ 1 Сю 41 2 1, 12 ГФ Х 67 8 У 1 Р 11 а 11 О 1 ОО 1 ОР ОО 1 О ОО ООО ОО ООа О ОООО О ОООООО О 11 Р Р 11 Р Р 1 О Р 1 Р 011 ОО 1 1 ОО 10 О 1 О ООО 11 О О 11 О О 1 О О ОРО ООР РРРР ОООО О О 11 О О 11 ОО 1 ОО ООО О О 11 РО 11 ОО 1 ОООО ОО О Р О Р 1 О 1 Р ОО ООООООО ООООО ОО О О 11 О О 11 О О 1 Р Оа О 11 ОО 11 ОО 1 Р 00 Р РО О 11 РО 11 ОО ОО ОО 11 О О 11 ОО Р ОООО 11 11 11 111 ООР РРРР// // ///ад // // // //РасаРРРР РРРОРО 1 Р 1 Р РОО ООООО ОО ООРО 111 1111 1 РРРРР а 1 1111111 О ОООО РО О 11111111 ОЮО О 11111 11 1 РОРОО 1 РР 1 111 1 Р 1 1 ОРР РР /Р Ю/////Р//Р ао // //а/ /п аеас РР РРРРР Р Р Р 1 Р 1 Р ОООО РО О О О О О ООР 0111 1 Р 11 РРРРРР 011 11 Р 11 Р РРРРР 0001 111 Р 11 РРРР 01111 Р 11 РРР Рир 1 Р Р 1 1 РР 1 11 Р ОРР Рд/РР//РО///РР ОО Р РРР РРР Р 1 Р 1 Р ОО РРРР РРРРР РРО Р 1 РР 1 1 1 РРОР ОРР а 111 Р РРРРР О ООР 1 Р Ю 111 РР РРО 010 б 71 1 Р Р ОР 0 00 О 11 О Ра О 11 Р РО Ра3 941990Недостаток этого устройства состоит в значительных затратах оборудования, необходимого для хранения двоичных коэффициентов. Для их хранения необходимо, по крайней мере; число ячеек блока памяти 2 и р, где и и р соответственно двоичный и десятичный порядки.Цель изобретения - сокращение оборудования. оПоставленная цель достигается тем, что преобразователь двоичных чисел в двоично-десятичные числа, содержит первую группу элементов ИЛИ, первую группу элементов И, первый и второй счетчики, первый, второй и третий элементы И, триггер, схему сравнения, первый и второй элементы ИЛИ, распределитель импульсов, генератор, элемент задержки, первый и второй дешиф- о раторы, регистр множителя, регистр знака двоичного порядка, регистр двоичного порядка, регистр множимого, блок памяти, первую, вторую и третью группы элементов И умножения, регистр 5 десятичного порядка, сумматор, причем первый и второй входы коммутации числа умножений преобразователя соединены с первым и вторым входами элементов ИЛИ первой группы, выходы которых соединены с первыми входами элементов И первой группы, выходы которых соединены с информационным входом первого счетчика, выход которого йерез первый элемент И соединенс информационным входом второго счетчика и нулевым входом триггера, выход второго счетчика соединен с первым входом схемы сравнения, второй вход которой соединен с нулевым выходом4 О триггера, а выход "Больше или равно" и выход "Меньше" схемы сравнения соединены соответственно с первым входом первого элемента ИЛИ и управляющим входом второго счетчика, второй вход первого элемента ИЛИ соединен с пер 45 вым входом пуска преобразователя, а выход первого элемента ИЛИ соединен с входом запуска распределителя импульсов, первый выход которого соединен с вторыми входами элементов И первой группы и первым входом второго элемента ИЛИ, второй вход которого соединен с вторым выходом распределителя импульсов, выход второго элемента ИЛИ соединен с единичным 55 входом триггера, второй вход пуска преобразователя соединен с входом генератора, выход которого соединен 4с первым тактовым входом распределителя импульсов, входом элемента задержки и управляющим входом первого дешифратора, информационный вход которого соединен с единичным выходом триггера и первым входом второго элемента И, второй вход которого соединен с выходом элемента задержки и вторым тактовым входом распределителя импульсов, выход второго элемента И соединен с управляющим входом первого счетчика и входом сдвига регистра множителя и управляющим входом сумматора, входы мантиссы и задания константы преобразователя соединены с первым и вторым информационным входами регистра множителя соответственно, управляющий вход которого соединен с третьим выходом распределителя импульсов, управляющим входом регистра двоичного порядка и первым входом третьего элемента И, выход регистра множителя соединен с информационным входом первого дешифратора, вход двоичного порядка преобразователя соединен с информационным входом регистра двоичного порядка, выход которого соединен с информационным входом второго дешифратора, управляющий вход которого соединен с вторым выходом роспределителя импульсов, выход регистра десятичного порядка является выходом порядка преобразователя, вход знака порядка преобразователя соединен с входом регистра знака двоичногопорядка, выход регистра множимогосоединен с первыми входами элементовИ умножения первой, второй и третьейгрупп, вторые входы которых соединеныс выходами первого дешифратора, выходы элементов И умножения первой, второй и третьей групп соединены с соответствующими информационными входамисумматора, информационный выход которого является информационым выходомпреобразователя, а выход переполнениясумматора соединен с.вторым входомтретьего элемента И, третий вход которого соединен с выходом "Большеили равно" схемы сравнения, а выход третьего элемента И соединен с первым входом регистра множимого, содержитвторую, третью и четвертую группы элементов ИЛИ, вторую, третью и четвертую группы элементов И, промежуточныйрегистр, регистр сдвига и сдвигатель,управляющий вход которого соединен свыходом регистра сдвигов, вход которого соединен с выходами элементов5 9419 И второй группы, первые входы элементов И второй группы соединены с выходами элементов ИЛИ второй группы, входы которых соединены с выходами второго дешифратора и входами элемен- з тов ИЛИ третьей группы, выходы элементов ИЛИ второй группы соединены с входом промежуточного регистра, первая группа выходов которого соединена с входами элементов ИЛИ четвертой 30 группы, вторая группа выходов промежуточного регистра соединена с первыми входами элементов И третьей группы, вторые входы которых соединены с четвертым выходом распределителя им Ю пульсов и первыми входами элементов И четвертой группы, вторые входы которых соединены с выходами элементов ИЛИ четвертой группы, а выходы элементов И четвертой группы соединены щ с входом регистра десятичного порядка, выход регистра знака двоичного порядка соединен с третьими входами элементов И третьей группы и вторыми входами элементов И второй группы, 2 З второй вход регистра множимого соединен с выходом сдвигателя, тактовый вход которого соединен с первым выходом распределителя импульсов, информационный вход сдвигателя соеди- ЗО нен с выходом триггера, вход которого соединен с выходом элементов И третьей группы.На фиг,1 представлена блок-схема предлагаемого преобразователя; на фиг,2 " таблица связей кодов двоичного порядка с состояниями промежуточного регистра; на фиг.3 - таблица связей состояний выходов второго дешйфратора с числом необходимых сдвигов; на фиг.4 - коды двоичных коэффициентов; на фиг 5 - виды передач кодов, необходимые для реализации умножения на два разряда; на фиг,бпример преобразования кодов предла 4 гаемым устройством.Устройство содержит (фиг.1) входы 1-2 коммутации числа умножений, группу элементов ИЛИ 3, группу элементов И 4, первый счетчик 5, элемент И 6,чУ Ф у второи счетчик 7, триггео 8, схему 9 сравнения, первый элемент ИЛИ 10, первый вход 11 пуска преобразователя, распределитель 12 импульсов, второй элемент ИЛИ 13, второй вход 14 пуска преобразователя, генератор 15, элемент 16 задержки, первый дешифратор 17, второй элемент И 18, вход 19 двоичной мантиссы преобразователя,90 6регистр 20 множителя, вход 21 задания константы, вход 22 двоичного порядка, регистр 23 двоичного порядка, второй дешифратор 24, вторую и третью группы элементов ИЛИ 25-26, промежуточный регистр 27, вторую группу элементов И 28, четвертую группу элементов ИЛИ 29, третью группу элементов И 30, регистр 3 1 десятичного порядка, выход 32 десятичного порядка преобразователя, вход 33 знака порядка преобразователя, регистр 34 знака двоичного порядка, четвертую группу элементов И 35 регистр 36 сдвигов, сдвигатель 37, блок 38 памяти, регистр 39 множимого, группы элементов И 40, сумматор 41, информационный выход 42 преобразователя, третий элемент И 43Преобразование в предлагаемом устройстве осуществляется в соответствии со следующим выражениемГ 31 = 1 1 10, (1) где а - мантисса двоичного числа;с - двоичный коэффициент,1 О меньше единицыР - двоичный порядок;р - десятичный порядок;а - мантисса десятичного числа.Из (1) следует, что процесс преобразования двоичных чисел с плавающей запятой состоит из двух этапов. На первом этапе производится умножение двоичной мантиссы а на двоичный коэффициент М. На втором этапе производится последовательное умножение полученного произведения а М в первом цикле остатков в последующих циклах на 0,1010 с выделением старших четырех разрядов (тетрад) и остатков в соответствии с соотношени- ем и=а 1 01010=(Т 4) +(а и+а )1 (2) где и; - произведение;-5О)." остаток от 1-го умножа-л+4 1ния на 0,1010;б =4 1- произведение преобразуемой двоичной мантиссына двоичный коэффициент.На первом этапе по величине и знаку двоичного порядка и производится чтение двоичного коэффициента М из блока памяти и преобразование соответствующего ему десятичного порядка, представленного в двоичной форме,7 9419Предлагаемый преобразователь работает следующим образом.По входу 14 поступает сигнал "Пуск", включающий генератор 15, ко- торый вырабатывает серию импульсов основной тактирующей частоты СОО, эта серия поступает на первый управляющий вход распределителя .12 импульсов, на второй управляющий вход которого поступает серия С 05, получаемая 10 из основной серии СОО посредством задержки на полтакта элементом 16 задержки. Одновременно на вход 11 поступает сигнал начала преобразования, который через первый элемент ИЛИ 10 15 поступает на вход запуска распределителя 12 импульсов, который выдает распределение во времени импульсы И 1, ИС 1, И 2, ИС 2, обеспечивающие подготовительные операции до начала умножения. По импульсу И 1 производится запись преобразуемой двоичной мантиссы а 5 в регистр 29 множителя, поступающей по входу 19, Одновременно по входам 22 и 23 поступает дво- а ичный порядок и его знак на регистр 23 двоичного порядка и регистр 34 знака двоичного порядка соответственно. По импульсу ИС 1 второй дешифратор 24 расшифровывает содержимое регистра 23 двоичного порядка. Определенные значения двоичного порядка собираются либо по три, либо по четыре группой элементов ИЛИ 25 и устанавливают соответствующие разряды35 промежуточного регистра 27 в соответствии с таблицей (фиг.2). Таблица имеет три столбца и девять строк, В первом, втором и третьем столбцах указаны соответственно номер по порядку элемента ИЛИ второй группы 25, состояния дешифратора 24, собираемые каждым элементом ИЛИ этой группы элементов, и устанавливаемый разряд промежуточного регистра 27. При этом рассмотрены двоичные числа с порядками (и)=1-29 и соответствующие им двоично-десятичные (р) =1-9. Группа элементов ИЛИ 26 собирает определенные состояния второго дещифратора 24 в соответствующие группы, уста 50 навливающие совместно с группой элементов И 28 в зависимости от знака двоичного порядка определенные разряды регистра 36 сдвигов. Таблица (Фиг 3) содержит три столбца и восемь 55 строк. Первый, второй и третий столбцы указывают соответственно знак двоичного порядка, двоичный порядок 90 8 и число сдвигов. Нулевое состояниерегистра 34 знака двоичного порядкасоответствует положительному знаку,единичное - отрицательному, По импульсу И 2, поступающему с четвертого выхода распределителя 12 импульсов, группа элементов И 30 в соответствии со знаком двоичного порядкаустанавливает адрес чтения блока 38памяти, который хранит 2 р двоичныхкоэффициентов (по одному на каждыйдесятичный порядок). причем в пределах каждого десятичного порядка онинаименьшие. Старшие двоичные коэффициенты для каждого десятичного порядка образуются путем сдвига выбранного коэффициента на одну, двеили три позиции в сторону старшихразрядов (фиг.Ц Необходимый сдвигосуществляет сдвигатель 37, а управление сдвигами осуществляет регистр36 сдвигов, По импульсу ИС 2 сдвигатель 37 производит сдвиг двоичногокоэффициента на необходимое числопозиции в сторону старших разрядов.Сдвигатель 3 7 выполнен двухступенчатым, причем каждая ступень либо сдвигает информацию, либо передает ее без сдвига за один такт. С последней ступени сдвигателя 37 двоичный коэффициент поступает на регистр 39 множимого. Десятичный порядок устанавливается на регистре 31 десятичногопорядка с помощью группы элементовИЛИ 29 и группы элементов И 35. Одновременно по импульсу ИС 2 на первый счетчик 5 с входа 1 через группу элементов ИЛИ 3 и группу элементов И 4 записывается число умноженийна первом этапе, а элемент. 8 памятичерез элемент ИЛИ 13 устанавливаетсяв единичное состояние. После этого начинается непосредственное умножениена первом этапе, причем распределитель 12 импульсов устанавливаетсч в нулевое состояние. По первому импульсу СО 51 серии С 0.5 элемент И 18вырабатывает сигнал сдвига содержимого регистра 20 множителя и двоичногонакапливающего сумматора. Одновременно содержимое первого счетчикауменьшается на единицу. По следующему импульсу С 001 серии СОО дешифратор 17 производит анализ первой пары разрядов регистра 20 множителя, При этом осуществляется умножение на два разряда множителя. В зависимости от состояния анализируемой пары разрядовмножителя могут быть следующие типы9 941990 10 передач (фиг,5) В первом столбце первого остатка с сумматора 41 на указываются возможные состояния ана- регистр 39 множимого, т.е. второй лизируемой пары разрядов множителя. цикл умножения на 0,1010, повторяет- Второй столбец содержит перенос П ся еще (1-1 ) и раз. После 1-го умот предыдущей анализируемой пары. Треножения второго этапа схема сравнетий столбец указывает тип передачи ния выдает сигнал, равный (+1), кочерез три группы элементов И 40 торый сбросит второй счетчик 7 в умножения, ПР - прямой код, Л 1 пере- нулевое состояние. Съем тетрад дводача прямым кодом со сдвигом на одну. ично-десятичного числа производится позицию в сторону старших разрядов, 1 о с двоичного сумматора 41 десятичного Д к - дополнительный код. Информация порядка посредством выходов 42 и 32, четвертого столбца указывает на воз-На Фиг.6 представлен пример преможный пеРенос Пп+1 в следУющУю паРУ обРазованиЯразования двоичного числа разрядов множителя в зависимости от 00,110011001001 с и=-3. Фиг.6 содерсостояния разрядов анализируемой па жит четыре т бж т четыре стол ца, указывающие соот. ры разрядов множителя. Код 11 можно ветственно номер этаетственно номер этапа, номер цикла, представить как единицу более стар- операцию, реализуемую устройством, шего разряда и отрицательную единицу и разряды регистров и сумматора, в первом разряде. Поэтому при коде11 следует вычесть множимое из суммы 2 о На.первом этапетапе производится умножечастных произведений, полученный ре- ние двоичнойие двоичной мантиссы на двоичный зультат в сумматоре сдвинуть на две коэффициент. В б 2стол це указываются позиции в сторону старших разрядов и циклы умножения на 0,1010. В столбце запомнить, что в следующей паре раз указывает явается вид операции, Запись рядов нужно учесть дополнительную 25 вида И 4 1 Л 1 означозначает сдвиг на одну единицу, что и указано в четвертой, позицию в сторону старших разрядов седьмой и восьмой строке четвертого содержимого регист а 39 . Аг стра 39 множимого. А столбца. Указанный тип передач осу- запись СИ 41 ПР 2 оз ар означает сдвиг содерществляеттри группы элементов И 40 жимого двоичного сумматора 41 на две умножения. По импульсу СОО серии СООО позиции в сторонс орону младших разрядов. производится передача множимого на Результат преобразпрео разования двоичного двоичный сумматор 41. Первый счетчик числа 0 0996 =О. Вр= . ыделение тетрады 5 учитывает число умножений и выпол- двоично-десятичного чного числа в конце нен вычитающим. После а/2 умножений каждого циклааждо го ци кла под че р кнуты. он устанавливается в нулевое состояЭ 5ние, и элемент И 6 выдает сигнал, Для выявления технико-экономичесустанавливающий в нулевое состояние кого эффекта оценим объем памяти элемент памяти и в единичное состоя- предлагаемого и известного устройств, ние второй счетчик 7. При этом схема необходимый для хранения двоичных ко сравнения выдает сигнал больше или эффициентов. При этом следует учитычравныи единице (в данном случае рав- вать, что в известном устройстве для ный единице) запускающий через эле- каждого двоичного коэффициента с мент ИЛИ 1 О распределиель 12 импуль- числа двоичных разрядов е следует сов. По импульсу И 1, поступающему хранить соответствующий ему десятичпо входу 21 в регистр 20 множителя, ный порядок с числом разрядов ц. Тогзаписывается величина 0,1010, а со- да объем памяти с пересчетом на дводержимое сумматора 41 записывается ичные разряды составит для известного на регистр 39 множимого. По импульсу устройства.ИС 1 на счетчик 5 записывается по М =2 и (а+1)1(3) входу 2 число умножений, равное двум, для предлагаемого через группу элементов ИЛИ 3 и группу Й=2 р е (4) элементов И 4. После этого начинает- Учитывая, что п 3 р и разделив(3) на ся умножение величины а 1 из 0,1010. (4) получим выигрыш в оборудовании При этом после двух умножений содер- В=З+п 7 %(5) жимое первого счетчика становится Так как величина щ соизмерима с нулевым и через схему 6 сравнения ф дополнительными аппаратурными затрасодержимое второго счетчика увеличи- тами, в предлагаемом устройстве, невается на единицу. Затем производит- обходимыми для реализации узлов, то ся выделение первой тетрады. Запись объем памяти сокращается в три раза.Формула изобретения Преобразователь двоичных чисел в двоично-десятичные числа, содержащий первую группу элементов ИЛИ, первую 3 группу элементов И, первый и второй счетчики, первый, второй и третий элементы И, триггер, схему сравнения, первый и второй элементы ИЛИ, распределитель импульсов, генератор, ф элемент задержки, первый и второй дешифраторы, регистр множителя, регистр знака двоичного порядка, регистр двоичного порядка, регистр множимого, блок памяти, первую, вторую и третью группы элементов И умножения, регистр десятичного порядка, сумматор, причем первый и второй входы коммутации числа умножений преобразователя соединены с первым и вторым входами элементов ИЛИ первой группы, выходы которых соединены с первыми входами элементов И первой группы, выходы которых соединены с информационным входом первого счетчика, выход которого 25 через первый элемент И соединен с информационным входом второго счетчика и нулевым входом триггера, выход второго счетчика соединен с первым входом схемы сравнения, второй вход зф которой соединен с нулевым выходом триггера, а выход "больше или равно" и выход "Меньше" схемы сравнения соединен соответственно с первым входом первого элемента ИЛИ и управляющим входом второго счетчика, второй вход первого элемента ИЛИ соединен с первым входом пуска преобразователя, а выход первого элемента ИЛИ соединен с входом запуска распределителя импульсов, первый выход которого соединен с вторыми входами элементов И первой группы и первым входом второго элемента ИЛИ, второй вход которого соединен с вторым выходом распределителя импульсов, выход второго эле-, мента ИЛИ соединен с единичным входом триггера, второй вход пуска преобразователя соединен с входом генератора, выход которого соединен с первым тактовым входом распределителя импульсов, входом элемента задержки и управляющим входом первого дешифратора, информационный вход которого соединен с единичным выходом триггера и первым входом второго элемента И, второй вход которого соединен с выходом элемента задержки и вторым тактовым входом распределите-,ля импульсов, выход второго элементаИ соединен с управляющим входом первого счетчика, входом сдвига регистра множителя и управляющим входомсумматора, входы мантиссы и заданияконстанты преобразователя соединеныс первым и вторым информационнымивходами регистра множителя соответ-,ственно, управляющий вход которогосоединен с третьим выходом распределителя импульсов, управляющим входомрегистра двоичного порядка и первымвходом третьего элемента И, выходрегистра множителя соединен с информационным входом первого дешифратора, вход двоичного порядка преобразователя соединен с информационнымвходом регистра двоичного порядка,выход которого соединен с информационным входом второго дешифратора,управляющий вход которого соединен свторым выходом распределителя импульсов, выход регистра десятичного порядка является выходом порядка преобразователя, вход знака порядка преобразователя соединен с входом регистра знака двоичного порядка, выход регистра множимого соединен спервыми входами первой, второй и третьей групп элементов И умножения,вторые входы которых соединены свыходами первого дешифратора, выходыэлементов И умножения первой, второйи третьей групп соединены с соответствующими информационными входамисумматора, информационный выход которого является информационным выходом преобразователя, выход переполнения сумматора соединен с вторымвходом третьего элемента И, третийвход которого соединен с выходом"Больше или равно" схемы сравнения,а выход третьего элемента И соединенс первым входом регистра множимого,о т л и ч а ю щ и й с я тем, что,с целью сокращения оборудования, онсодержит вторую, третью и четвертуюгруппы элементов ИЛИ, вторую, третьюи четвертую группы элементов И, промежуточный регистр, регистр сдвигаи сдвигатель, управляющий вход которого соединен с выходом регистрасдвигов, вход которого соединен свыходами элементов И второй группы,первые входы элементов И второйгруппы соединены с выходами элементов ИЛИ второй группы, входы которыхсоединены с выходами второго дешифратора и входами элементов ИЛИ треть13 9419 ей группы, выходы элементов ИЛИ третьей группы соединены с входом промежуточного регистра, первая группа выходов которого соединена с входами элементов ИЛИ четвертой группы,5 вторая .группа выходов промежуточного регистра соединена с первыми входами элементов И третьей группы, вторые входы которых соединены с четвертым выходом распределителя импульсов и 10 первыми входами элементов И четвертой группы, вторые входы которых соединены с выходами элементов ИЛИ четвертой группы, а выходы элементов И четвертой группы соединены с входом 1 регистра десятичного порядка, выход регистра знака десятичного порядка соединен с третьими входами элвмен 90тов И третьей группы,и вторыми входаки элементов И второй группы, второй вход регистров множимого соединен с выходом сдвигателя, тактовый вход которого соединен с первым выходом распределителя импульсов, информационный вход сдвигателя соединен с выходом блока памяти, вход которого соединен с выходом элементов И третьей группы. Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССРУ 637808, кл. 6 06 Б 5/02 1974.2. Авторское свидетельство СССРЮ 752323, кл. С 06 Е 5/02, 1978941990 Д 5 аицныи квздприциент пО 07 0,1 б 07 б РУФ 01 Р 70 7 Р а 0 450 ичИБи коз(ррициент б 125 О 118 01021 0104 Ю Х 76016 7771 7 б0174.21 7 7 Г 8 075 бГХ01 ЯХ,У 1 Р Х 01 РРО 7 РР 7 Г 015 Я 5 87 УУО О 1 У О 7 ггКЮ 0,71 УГ О Я 8 Я 014 У О 1 1 б 17 0186 Я 6 Ф У 1 Ф 014 КУ 7 ФЮЯ 1 ФУ 018 1 717 ОЗЕРУ Г 0107 ФГГ,У,УУ 7 Р Р О, О 6 4 7 .7 Р 4 2 7 Р 5 Ф 0,1 гл 7 ОУ ХЛОг 0 101 О 6 778 ОГ 00 65 Кг 7 бгФКХ 7 0 7 У 7 7 ФР У б 77 10 010 Ф 5 РОГ 7 бО 7 77 О 77 77 7777777 - 70,747 77777777 00 7 864 РЯХА 14 -д 017607 7 7777 Г -Ф О,1+75 7 77775 Х - 5 О,ОУ ОГ 2 РРРРР -6 О, Н О 77 Р 32 Р Р 5 - 7 О