Устройство функционального контроля логических блоков

)4 6 01 К 31/28 ИЯ ДЕТЕПЬСТ ТОРСКОМ ОСУДАРСТВЕННЫИ КОМИТЕТ ССС О ДЕЛАМ ИЗОБРЕТЕНИЙ ИОТНРЫ ОПИСАНИЕ ИЗОБР(71) Поволжская государственная зональная машиноиспытательная станция(56) Авторское свидетельство СССРФ 918904, кл. С 01 К 31/28, 1982,Патент США В 4228537,кл. 6 01 К 31128, 1980,(54) УСТРОЙСТВО ФУНКЦИОНАПЬНОГО КОНРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ(57) Изобретение может быть использовано в качестве отладочного стендна этапе логического проектированияцифровой аппаратуры. Цель изобретения - повышение быстродействия и раширение функциональных воэможностей устройства. Устройство содержит программный вычислительный блок 1, блок2 управления, регистр 4 стимулирующего кода, формирователи 5.15.пвходных сигналов, контактнчй блок 6,блок 7 контрольных уровней, компараторы 8,18.п, регистр 9 кода откликов. В устройство введен блок 10управления регистром кода, включающий логический дискриминатор 17, регулируемШ блок 18 задержки, К-триггер 19, элемент ИЛИ 20 и адресныйблок 12, состоящий из многовхОдовогоэлемента И 13, элемента ИЛИ 14, регистра 15 и счетчика 16. Введены такжезапоминающие блоки 3 и 11 стимулирующего кода и кода откликов, что увеличивает скорость ввода-вывода сигналов теста. 2 ил. 1 табл.Изобретение относится к контрольно-измерительной технике электронной промышленности и может быть использовано в качестве отладочного стенда на этапе логического проектирования цифровой аппаратуры.Целью изобретения является повышение быстродействия и расширение функциональных возможностей за счет увеличения скорости ввода-вывода сигналов теста.На .фиг, 1 изображена блок-схема предлагаемого устройства; на фиг. 2 - диаграммы его работы. 15Устройство содержит программный вычислительный блок 1 (ЭВМ), блок 2 управления, запоминающий блок 3 стимулирующего кода, регистр 4 стимулирующего кода, формирователи 5,1-5.п 20 входных сигналов, контактный блок 6, блок 7 контрольных уровней, компараторы 8.1-8.п, регистр 9 кода откликов, блок 10 управления регистром кода откликов, запоминающий блок 11 ко да откликов, адресный блок 12, состоящий из многовходового элемента И 13, элемента ИЛИ 14, регистра 15 и счетчика 16.Блок 10 управления регистром кода 30 откликов содержит логический дискриминатор 17, регулируемый блок 18 задержки, КБ-триггер 19 и элемент ИЛИ 20.Блок 2 управления содержит управляемый тактовый генератор, логический узел, дешифратор команд и устройство связи с ЭВМ (не показано), Выходы контактного блока 6 соединены с входами компараторов 8.1-8,п, выходы которых соединены с информационными входами регистра 9 кода откликов, управляющий вход которого соединен с выходом блока 10 управления регистром кода откликов, а выход - с вхо 45 дом запоминающего блока 11 кода откликов, адресные входы которого соединены с вторыми выходами адресного блока 12, вход управления записью - с третьим выходом блока 2 управления, а выход - с входом программного вычислительного блока 1, выход которого соединен с информа- . ционным входом запоминающего блока 3 стимулирующего кода, вход управления записью которого соединен с четвертым выходом блока 2 управления, адресный вход - с первым выходом адресного блока 12, а выход - с информационным входом регистра 4 стимулирующего кода, выход которого соединен с входами формирователей 5.1-5.пвходных сигналов, другой вход которых соединен с вторым входом блока 7контрольных уровней, а выход - с входами контактного блока 6,Устройство работает следующим образом.Перед подключением испытуемой схемы к контактному блоку 6 с помощьюЭВМ 1 и блока 2 управления в узлыи блоки устройства заносятся данные,необходимые для работы теста. В запоминающий блок 3 стимулирующего кодапо адресам, заносимым в счетчик 16адресного блока, записывается требуемое количество слов тестовой последовательности, В блок 10 управления регистром кода откликов заносятся данные о необходимой величине задержкиблока 18, а в блок 7 контрольныхуровней - данные об амплитудах входного и опорного сигналов. При этомраспределение информации между названными блоками осуществляется дешифратором команд блока 2 управления.После окончания подготовительныхопераций и подключения испытуемойсхемы к контактному блоку ЭВМ заносит в счетчик 16 код адреса первогослова тестовой последовательностии выдает команду "Начало цикла", после получения которой в момент С, запускается тактовый генератор блока 2управления (фиг.2 а). По спаду сигнала генератора блок 2 управления формирует строб-импульс (фиг.2 б), поступающий на управляющий вход регистра4 стимулирующего кода, вход К триггера 19 и на один из входов элементаИЛИ 14, При этом по фронту названногоимпульса содержимое счетчика 16(фиг.2 г), а в регистр 4 стимулирую-.щего кода из запоминающего блока 3заносится первое слово тестовой последовательности (фиг.2 д). По спадустроб-импульса содержимое счетчика 16увеличивается на единицу, и на выходах запоминающего блока 3 спустя некоторое время появляется второе слово стимулирующего кода, Благодаря такой организации работы адресного блока появляется возможность совместитьотносителько длительный процесс выборки очередного слова тестовой последовательности с процессом рас 1377784пространения стимулирующих сигналовв испытуемой схеме, что способствуетповышению быстродействия устройства,В ответ на воздействие входныхстимулирующих сигналов испытуемаясхема спустя некоторое время вырабатывает сигналы откликов, уровни которых при помощи компараторов 8.1-8.псравниваются с заданными блоком 7.При этом сигнал на выходе компарато"ра имеет значение "1", если сигналотклика больше заданного уровня, изначение "О" в противном случае.Нормализованные сигналы с выходовкомпараторов поступают затем на входы регистра 9 кода откликов, выполненного на триггерах типа "защелка".При этом регистр производит трансляцию поступившей информации на своивыходы, которая разрешена при отсутствии сигнала блокировки на егоуправляющем входе, что имеет место висходном состоянии. Одновременно спроцессом распространения сигналов 25в регистре 9 в блоке 10 управления,куда также поступают сигналы откликов, происходит следующее,Допустим, что выходной сигнал содного из компараторов в момент Симеет непредусмотренный всплеск, возникший в результате риска или состязания в испытуемой схеме (фиг.2 е).При этом срабатывает логический дискриминатор 17, реагирующий на любоеизменение состояния его входов. Импульс с выхода дискриминатора(фиг,2 ж), пройдя регулируемый блок18 задержки и элемент ИЛИ 20, поступаетна управляющий вход регистра кода откликов,блокируяизменение информациив последнем. Сигнал с выхода триггера19, установленного импульсом с дискриминатора в единичное состояние,обеспечивает сохранение блокирующ. госигнала на выходе элемента ИЛИ 20 до45момента выдачи второго слова стимулирующего кода, когда названный триггер будет сброшен в "О" (фиг,2 э) .С приходом фронта тактового импульса генератора блок 2 управлениявырабатывает импульс записи кода откликов, поступающий на управляющийвход запоминающего блока 11 (фиг,2 и),Информация об откликах, включая непредусмотренные, асинхронным способом зафиксированная в регистре 9,заносится в память, причем по томуже адресу, по которому в запоминающем блоке 3 хранится соответствующее слово стимулирующего кода. Далее, по спаду тактового импульса генератора блок управления снова формирует строб-импульс занесения информации в регистр стимулирующего кода, и описанный процесс повторяется,Так продолжается до тех пор, пока в регистре 15 адресного блока не окажется код адреса последней ячейки запоминающего блока 11, состоящий из одних единиц. При этом срабатывает многовходовый элемент И 13, сигнал с выхода которого вызывает прекращение работы тактового генератора блока 2 управления непосредственно после того, как будет выдан импульс записи кода откликов в последнюю ячейку. После получения соответствующего сообщения об окончании цикла ЭВМ снова заносит в счетчик 16 код начального адреса и выдает команду "Чтение", В ответ на приход последней блок 2 управления формирует стробирующий сигнал, поступающий на второй вход элемента ИЛИ 14. При этом происходит передача кода адреса из счетчика 16 в регистр 15, а на выходах запоминающего блока 11 появляется соответствующая этому адресу информация, Содержимое счетчика 16 увеличивается на единицу, а ЭВМ, приняв первое слово кода откликов, производит аналогичное обращение за вторым, потом за третьим и так до тех пор, пока не будет считано все содержимое запоминающего блока 11.Если в ходе анализа результатов теста будет установлено их полное соответствие ожидаемым, то с целью повышения достоверности тест необходимо многократно повторить, каждый раз уменьшая величину задержки блока 18, При этом возможно появление отличий, связанных, как с задержками сигналов откликов относительно друг друга, так и с наличием критических режимов в испытуемой схеме. Выявление последних иллюстрируется с помощью таблицы, в которой помещены результаты двух тестов из пяти шагов по выводам А, В и С испытуемой схемы, причем второму из них соответствует меньшая величина задержки блока 18,Как видно из таблицы, появлениедругих результатов во втором тестеобусловлено задержками сигналов от 3377784кликов относительно друг друга, причем в данном случае можно также определить, какой отклик появился раньше остальных, Например, на первом шаге отклик по выводу А появился раньше, благодаря чему состояние вывода А на данном шаге не изменилось. На втором шаге более ранним является отклик по выводу В и т,д. При этом появление единицы по выводу С на третьем шаге второго теста говорит о наличии кратковременного сигнала, подлежащего устранению.Аналогичный анализ проводится при всех последующих тестах, и в случае полного отсутствия критических режимов испытуемая схема считается прошедшей контроль. 10 20Формула изобретения Устройство функционального контроля логических блоков, содержащеепрограммный вычислительный блок, регистр стимулирующего кода, формирователи входных сигналов, контактныйблок для подключения испытуемой схемы, компараторы, регистр кода откликов и блок управления, первый и второй выходы которого соединены с управляющими входами блока контрольных уровней и регистра стимулирующего кода соответственно, первый и второй выходы блока контрольных уровнейсоединены соответственно с первымивходами компараторов и формирователей входных сигналов, выходы контактного блока соединены с вторыми входами компараторов, а входы - с выходами формирователей входных сигналов,40вторые входы которых соединены с со- .ответствующими выходами регистра стимулирующего кода, выходы компараторов соединены с соответствующимивходами регистра кода откликов,вход-выход блока. управления соединенс входом-выходом программного вычислительного блока, о т л и ч а ю -щ е е .с я тем, что, с целью повышения быстродействия и расширения функ циональных возможностей за счет увеличения скорости ввода-вывода сигналов теста и асинхронной регистрациикода откликов, в него введены запоминающий блок стимулирующего кода, 55запоминающий блок кода откликов, адресный блок, блок управления регистром кода откликов, содержащий последовательно: соединенные логическийдискриминатор, регулируемый блок задержки, КБ-триггер, первый элементИЛИ, входы которого соединены соответственно с выходами КБ"триггераи регулируемого блока задержки, первый и второй входы которого соединенысоответственно с первым входом блокаи с выходом логического дискриминатора, входы которого соединены с вторыми входами блока, третий вход которого соединен с первым входом КБ-триггера, второй вход которого соединенс выходом блока регулируемой задержки, выход первого элемента ИЛИ соединен с выходом блока, адресный блоксодержит второй элемент ИЛИ, элементИ, счетчик, регистр, первый вход которого соединен с выходом второгоэлемента ИЛИ и первым входом счетчика, второй и третий входы которогосоединены с первым и вторым входамиблока, а выход - с вторым входом регистра и с первым выходом блока, вторые выходы которого соединены с выходами регистра и входами элемента И,выход которого соединен с третьимвыходом блока, третий и четвертыйвходы блока соединены с первым и вторьм входами второго элемента ИЛИ,третий и четвертый выходы блокауправления соединены соответственнос входами управления записью запоминающего блока кода откликов и запоминающего блока стимулирующего кодасоответственно, пятый выход блокауправления соединен с первым входомблока управления регистром кода откликов, вторые входы которого соединеныс выходами соответствующих компараторов, третий вход - с вторым выходомблока управления, а выход - с управляющим входом регистра кода откликов,выход которого соединен с информационным входом запоминающего блока кода откликов, выход которого соединенс входом программного вычислительного блока, выход которого соединен синформационным входом запоминающегоблока стимулирующего кода, выход которого соединен с информационнымвходом регистра стимулирующего кода,шестой, седьмой и восьмой выходыблока управления соединены соответственно с первым, вторым и третьимвходами адресного блока, четвертыйвход которого соединен с.вторым выходом блока управления, первый и вто1377784 рой выходы адресного олока соединеныс адресными входами запоминающегоблока стимулирующего кода и с адресВывод Тест 1 Тест 2 1 1 Шаг 1 2 А О 1 1 1 О 1 1 О 0 1 1 1 О 0 1 1 0 1 1 фцСоставитель Н,Помякшева дактор Е.Копча Техред Л.Сердюкова Корректор В.Ги4/5 щ ав ю ее тюк евтщеа ю аюв ащавПроизводственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4 1 0 1 О 1 1 ными входами запоминающего блока кода откликов, а третий выход - с входом блока управления.