Вычислительное устройство

вопо1 КЕЯ,Тгап р. 3 334 стве спепольэовано автономно ОСУДАРСТВЕННЫЙ КОМИТЕТ ССО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ 4024375/24-2419,02.8607,07.87. Бюл. У 25Кировский политехническ А,Н,Чуватин681,325(088.8)Авторское свидетельств3823, кл. С 06 Р 7/544,Авторское свидетельство15375, кл, С 06 Г 7/544о 1 аег 1.Е. П)е Согй 1 с г1 с сошриГ 1 п 8 Гесс)пиццев. Сошриг. 1959, М 3, ч 54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОИСТВО57) Изобретение относится к вычиительной технике и может быть и циализированного вычислителя или вкачестве функционального расширителя в составе больших ЭВМ. Целью иэобретения является расширение классарешаемых задач за счет возможностивычисления сложной функции Х=Х)=сов(1 пХ)+ 1 в 1 п(1 п(Х и остальныхее компонент совХ, в 1 пХ, 1 пХ. Устройство содержит регистры 1-4, сумматоры-вычитатели 5-8, сдвигатели9-11, блок 12 памяти, блок 13 управления. Код режима задается в блокеуправления, в котором в зависимостиот этого хода происходят настройкана количество итерации и выборка со-.ответствующих констант иэ блока памяти, Сдвигатели, сумматоры-вычитатели и регистры реализуют итерационные алгоритмы поворота вектора,2 ил.13222 70 2числении значений функций соя (Х),я 1 п(Х);С, Р - переменные алгоритма дляобозначения соответственно ординатыи абсциссы векторари вычислениизначений функций Хили соя(Х),я 1 п (Х);Р е, +13 - оператор направленияитерационного процесса преобразования аргумента в единицу Х -ф 1 при вычислении значений функции Х 11 или1 п(Х);Е-1, +1) - оператор направления поворота вектора при вычислениизначений функцй Х или соя(Х),в 1 п (Х);К=0,1 п- переменная алгоритма - номер выполняемой итерации;(и) - количество выполняемыхитераций, количество разрядов вдробной части числа;и - количество значащих разрядовв представлении числа, включая единичный разряд в целой части числа;(и+1) - разрядность устройства,разрядность представления числа, включая знаковый разряд;Л=0,1 - переменная алгоритма - номер шага на каждой итерации.В блоке памяти хранятся константы.При вычислении значения функцииХ(код функции Т=11) используютсядля К=0,1,2,3,Ф(Т.К.Р.Е)=-1 п(1+Р 2 );для К=4,5,6, ,и;ф(Т.К.Р.Е)=-1 п(1+Р 2 )-Еагсг.8(2);для К=пп и+1 п+2У У )ф -кЗф(Т,К,Р.Е)=-Е агсТ 8(2 ). 30Вычислительное устройство работаетследующим образом.Вычислительное устройство можетработать в трех режимах: вычислениязначения функции Х , где 0,5 с Х с 1;вычисления значения функции 1 п(Х),гдс 0,5 с Х 1; вычисления значенийфункций соя(Х), я 1 п(Х), где -7/4Х(с /4Этим режимам соответствуют следующие коды Т функций: Т=З, =11 дляфункции Х ; Т=2, =10 для функции1 п(Х); Т=1 =01 для функции сов(Х),я 1 п(Х),В дальнейшем приняты следующие 45обозначения:А - переменная алгоритма для преобразования аргумента в единицу Хпри вычислении значений функций Хили 1 п(Х);В - переменная алгоритма для преобразования суммы логарифмическихконстант в сумму арктангенсных констант без предварительного накопленияпервой при вычислении значения функции Х, для формирования значенияфункции 1 п(Х) при вычислении этойфункции, для преобразования аргумента(угла вектора) в ноль Хпри выИзобретение относится к вычислительной технике и может быть использовано в специачизированных вычислителях,Цель изобретения - расширение 5класса решаемых задач эа счет воэможности вычисления сложной функцииХ Х соя 1 п(х)+3 я 1 п 1 п(Х).Па фиг,представлена функцио Ональная схема устройства; на фиг,2схема блока управления.Устройство содержит первый 1,второй 2, третий 3 и четвертый 4 регистры, первый 5, второй 6, третий7 и четвертый 8 сумматоры-вычитатели, первый 9, второй 10 и третий 11сдвигатели, блок 12 памяти, блок 13управления.Блок управления содержит генератор 14 тактовых импульсов, триггер15, первый элемент И 16, первый коммутатор 17, счетчик 18, второй коммутатор 19, первую схему 20 сравнения,сумматор 21, вычитатель 22, третий 25коммутатор 23, вторую 24 и третью25 схемы сравнения, второй 26 итретий 27 элементы, дешифратор 28,регистр 29. При вычислении значения функции1 п(Х) (код функции Т=10) для К=0,12писпользуются следующиеконстанты ф(Т,К,Р.Е)=-1 п(1+Р 2 ). При вычислении значений функцийсоя(Х), в 1 п(Х) (код функции Т=01)для К=4,5,6п+2 используютсяследующие константы Ф(Т,К,Р.Е)=-Е агсг.8(2 ). При вычислении значений функций Хи 1 п(Х) используются двойные шаги итераций, а при вычислении значений функций соя(Х), вдп(Х) - одиночные шаги итераций.В .режиме вычисления значения функции Х (код функции Т=11) вычисли(19) (20) 35 (21) (22) тельное устройс тво реализует следующий алгоритм. Начальные условия 1 Если Кп, то идти к 2, иначе-(7)Р:=,действительная и мнимая части значения функцииХ =Х 1 соз 1 п(Х)+1 з 1 п 1 п(Х)В исходном положении в четвертомрегистре 4 находится аргумент Х, в 45первом регистре 1 - константа 1/М,второй 2 и третий 3 регистры установлены в состояние "ноль". Счетчик ите"раций и счетчик числа шагов на каждой итерации, входящие в состав бло ка 13 управления, установлены в состояние "Ноль.Таким образом, реализованы выражения (1)-(Ь). В блоке 13 управленияхранится код Т=11 функции Х+, который с выходом кода режима блока 13управления подан на второй адресныйвход блока 12 памяти. 4Блок 13 управления вырабатынает распределенную во времени последовательность сигналов на своих выходах,На первом тактовом выходе - последонательность синхросигналон, подаваемых на синхрониэирующие входы первого 1 и второго 2 регистров на итерациях с номерами 4, 5, 6 п+2 и разрешающих прием информации н эти регистры.На выходе величины сдвига - последовательность кодов - указателей сдвига 1,2,3 п, подаваемых на одноименные входы первого 9 и второго 10 сднигателей на итерациях с номерами соответственно 4, 5,6,п+2.На втором тактовом выходе последовательность синхросигналов, подаваемых на синхронизирующий вход третьего регистра 3 и на стробирующий вход блока 12 памяти на итерациях с номерами 0,1,2п+2 и разрешающих прием информации в третий регистр 3 и считывание констант из блока 12 памяти,На выходе номера итерации - последовательность номеров выполняемыхитераций О2п+2, подаваемыхна первый адресный вход блока 12 памяти и обеспечивающих выбор константы, соответствующей номеру выполняемой итерации.На выходе кода режима постоянноприсутствует код вычисляемой функции; подаваемый на второй адресныйвход блока 12 памяти.На выходе модифицированной величины сдвига - последовательность кодов - указателей сдвига 1,2,3п, подаваемых на вход величинысдвига третьего сдвигателя 11 наитерациях с номерами соотнетственно0,1,2 п,На третьем тактовом выходе - последовательность синхросигналов, подаваемых на синхрониэирующий вход четвертого регистра 4 на итерациях сномерами 0,1,2, ,ии разрешающихприем информации в этот регистр.На каждой итерации вырабатываются два синхросигнала, что соответствует использованию двойных шагов ите.раций.На каждой итерации с номерами0,1,2,3 реализуется следующая последовательность действий.Значение Р оператора (8) алгоритма определяется состоянием разрядацелой части четвертого регистра 4, 132227020 25 40 50 В третьем сдвигателе 11 выполняется сдвиг величины А на (К+1) разрядов вправо, т,е, на его выходах фор-М мируется величина А 2 . В четвертом сумматоре - вычитателе 8 выполняетс.я операция сложения - вычитания неличин А и А 2 , т.е. на его выходах-к- формируется величина А+Р А 2 , которая формируется в четвертом регистре 4 А:=А+Р А 2 ООдновременно значение Р поступает с выхода разряда целой части четвертого регистра 4 на третий адресный вход блока 12 памяти. Реализуется оператор (11) алгоритма. В зависимости 15 от кода функции Т=1, номера итерации К, значения Р из блока 12 памяти считывается константа-К Ф(Т.К.Р.Е)=-1 п(1+Р 2 ),Третий сумматор-вычитатель 7 выполняет операцию сложения величин В и Ф(Т.К.Р,Е), т,е. на его выходах формируются величина В+Ф(Т.К.Р.Е), которая фиксируется в третьем регистре 3 Б:=-Б+Ф(Т.К,Р.Е). Операторы счета итераций (17) и30 числа шагов на каждой итерации (15) реализуются соответствующими счетЧиками, входящими в состав блока 13 управления.На каждой итерации с номерами 35 К=4,56 преализуется следующая оследовательность действий,Значение Е оператора (10) алгоритма определяется состоянием знакового разряда третьего регистра 3.Значение Е поступает с выхода знакового разряда третьего регистра 3 на четвертый адресный вход блока 12 памяти. В зависимости от кода функции Т 11, номера итерации К, значения Р, 45 значеиия Е иэ блока 12 памяти считывается константа Ф(ТКР Е)= 1 п(1+Р 2 )-Е ххагссд(2 ),Третий сумматор-вычитатель 7 выполняет операцию сложения величин В и Ф(Т.К,Р.Е), те, на его выходах формируется величина В+Ф(Т,К,Р,Е), которая фиксируется в третьем регист ре 3.Одновременно значение Е поступает с выхода знакового разряда третьего регистра 3 на входы соответственно перього 5 и второго 6 сумматоров-вычитателей,В первом сцвигателе 9 выполняется сдвиг абсциссы вектора 0 на (К)разрядов вправо, т.е. на выходах этого сдвигателя формируется приращениечха)1)фс ординаты вектора, Во второмсумматоре-вычитателе 6 выполняетсяоперация сложения (вычитания) ординаты вектора С и ее приращения Р 2 "Во втором сдвигателе 10 выполняется сдвиг ординаты вектора С на (К)разрядов вправо, т.е. на выходахэтого сдвигателя формируется прира-хЗщение С 2 абсциссы вектора.В первом сумматоре-вычитателя 5выполняется операция вычитания (сложения) абсциссы вектора Р и ее приращения С 2На каждой итерации с номерамиК=п, и, и+1, и+2 реализуется следующая последовательность действий,Особенность реализации алгоритма (11) на итерациях с номерами К==п, и, и+1, и+2 заключается в том,что константа Ф(Т,К.Р.Е) -Е агсСВ(2 ) не зависит от значения Р оператора(8) алгоритма, поэтому цепь: блок 12памяти, третий сумматор-вычитатель7, третий регистр 3 - продолжает преобразование В:=В+Ф(Т.К.Р.Е) суммы логарифмических констант в сумму арктангенсных констант без предварительного накопления первой суммы в условиях, когда комбинированная константа Ф(Т.К,Р.Е) не имеет логарифмической составляющей, при этом правилаопределения значения Е, определяемыеоператором (10) алгоритма, обеспечивают сходимость суммы констант к нулю В-О. Цепь: первый сдвигатель 9, второйсумматор-вычитатель 6, второй регистр2 и цепь: второй сдвигатель 1 О, первый сумматор-вычитатель 5, первый регистр 1 продолжают формирование соответственно ординаты и абсциссы вектора в соответствии с операторами(13) и (4) алгоритма.В результате вычислениЯ после выполнения итераций с двойными шагамив регистрах сформированы следующиерезультаты: в четвертом А 1, в третьем В=О, во втором С=здп 1 п(Х),в первом 0 сов 1 п(Х)1, т,е. реализованы соответствующие выражения (19)(22) алгоритма, 1322270В реяиме вьлц пения значения функции 1 п(Х) (код функции Т=10) вычислительное устройство реализует следующий алгоритм. Начальные условия(35) В исходном положении в четвертом регистре 4 находится аргумент Х, тре тий регистр 3 установлен в состояние Ноль". Счетчик итераций и счетчик числа шагов на каждой итерации, входящие в состав блока 13 управления, установлены в состояние "Ноль". Таким образом, реализованы выражения (23)-(26), В блоке 13 управления хранится код Т 11 функции 1 п(Х), который с выхода кода-режима блока 13 управления подан на второй адресный 40 вход блока 12 памяти. На каждой итерации вырабатываются два синхросигнала, что соответствует использованию двойных шагов итераций. 45Операторы (30)-(33) алгоритма.реализуются блоком 13 управления. Значение Р оператора (27) алгоритма снимается с выхода целой части разряда (соответствующего позиции единицы в 50 целой части числа) четвертого регистра.В результате вычислений после выполнения (и) итераций с двойными шагами в четвертом 4 и третьем 3 ре гистрах сформированы значения соответственно 1 и 1 п(Х). Таким образом, реализованы выражения (34) и (35) алгоритма.В режиме вычисления значений функций соз(Х), з 1 п(Х) (код функций Т=01) вычислительное устройство реализует следуюший алгоритм,Начальные условия В:=Х;С:=О,;О:=1/М;К:=4,(36) (37) (38) (39) где М=11 (1+2 ") - константа. Итерации(48) В -исходном положении в третьемрегистре 3 находится аргумент Х, второй регистр 2 установлен в состояние Ноль, в первом регистре 1 находится константа 1/М. В счетчике итераций, входящем в состав блока 13 управления, находится начальное значение 4 номера итерации, Таким образом,реализованы выражения (36)-(39) алгоритма. В блоке 13 управления хранится код Т=01 функций сой(Х), з 1 п(Х),который с выхода кода режима блока13 управления подан на второй адресный вход блока 12 памяти,На каждой итерации вырабатываетсяодин синхросигнал, что соответствуетиспользованию одиночных шагов итераций.Операторы (44) и (46) алгоритмареализуются блоком 13 управления.Значение Е оператора (40) алгоритмаснимается с выхода знакового разрядатретьего регистра 3. Оператор (41)алгоритма реализуется цепью: блок 12памяти, третий сумматор-вычитатель 7,третий .регистр 3. Оператор (42) алгоритма реализуется цепью: первый(43) алгоритма реализуется цепью:второй сдвигатель 10, первый сумматор-нычитатель 5, перный регистрВ результате вычислений после ныполнения (и) итераций с одиночнымишагами в третьем 3 втором 2, первом1 регистрах сформированы значениясоответственно О, вдп(Х), сов(Х), 10Таким образом, реализонаны выражения(46)-(48) алгоритма,Блок управления функционирует следующим образом,До начала работы блока управления 15в регистр 29 записывается код Т нычисляемой функции. По сигналу Пускв счетчик 18 через первый коммутатор17 заносится начальное значениеб дпя функций Х и 1 п(Х), либо 4для функций сов(Х), вь.п(Х).По сигналу "Пуск" триггер 15 устанавливается в состояние Лог. 1 и 50 55 разрешает прохождение синхроимпульсов с выхода генератора 14 через первый элемент И 6 на нторой тактовый выход блока управления, на счетный вход счетчика 18 и на вход второго 26 и третьего 27 элементов И.На выходах регистра 29, т,е. на выходе кода режима блока управления постоянно присутствует код Т вычисляемой функции.При вычислении значения функции Х или 1 п(Х) используются двойные шаги итераций, соответственно номер шага на каждой итерации Л определяется состоянием младшего, т.е. (е+1)-го разряда счетчика 18. Второй коммутатор 19 обеспечивает формирование номера К выполняемой итерации н режимах вычислейия значений функций Х и 1 п(Х) - двойные наги итераций, и в режиме вычисления значений функций сов(Х), вдп(Х) - одиночные шаги итераций.Третий коммутатор 23, управляемый дешифратором 28, обеспечивает, выдачу общего числа шагов итераций 2 (и+2), либо 2 (п), либо п+2 при вычислении значений функций соответственно Х 1, либо 1 п(Х), либо сов(Х), вдп(Х 5 на первую схему 20 сравнения, которая сравнивает это число с текущим номером шага от начала вычислений, формируемым счетчиком 18. При достижении заданного числа шагов итераций схема 20 сравнения устанавливает триггер 15 в состояние "Лог. 0", при этом 20 25 30 35 40 45 триггер 15 блокирует передачу синхроимпульсон через первый элемент И 16,Вычисления закончены.Номер К выполняемой итерации свыходов второго коммутатора 19 поступает на выход омера итерации блокауправления, н сумматор 2 и в вычитатель 22, где складывается с константами соответственно 1 и -3.Вторая и третья схемы 24 и 25сравнения разрешают выдачу синхросигналов через соответствующие элементыИ 26 и 27 на первый и третий тактоные выходы блока управления на итерациях с номерами К4 и К к исоотнетственно,Формула и э о б р е т е н и я.Вычислительное устройство, содержащее три регистра, три сумматора-вычитателя, два сдвигателя, блок памяти и блок управления, причем информационные выходы первого, второго н тре. тьего регистров соединены с первыми ннформацйонными входами соответствен-, но первого, второго и третьего сумматоров-вычислителей, выходы которых соединены с информационными входами соответственно первого, второго и третьего регистров, информационные выходы первого и второго регистров соединены с информационными входами соответственно первого и второго сдвигателей, выходы которых соединены с вторыми информационными входами соответственно второго и первого сумматоров-вычитателей, выход блока памяти соединен с вторым информационным входом третьего сумматора-вычитателя, выход знакового разряда третьего регистра соединен с управляющими входами первого и второго сумматоров-вычитателей, первый тактовый выход блока управления соединен с синхронизирующими входами первого и второго регистров, выход величины сдвига блока управления соединен с одноименнымивходами первого и второго сдвигателей, второй тактовый выход блока управления соединен с синхронизирующимвходом третьего регистра и стробирующим входом блока памяти, выход номера итерации блока управления соединен с первым адресным входом блокапамяти, о т л и ч а ю щ е е с ятем, что, с целью расширения класса,решаемых задач за счет воэможностивычисления сов 1 п(х)+3 вп 1 п(х), внего цвелсцы четвертый регистр, четвертый сумматор-вычитатель, третийсдвигатель, а блок управлеция содержит генератор тактовых импульсов,счетчик, три коммутатора, три схемысравнения, сумматор, вычитатель, дешифратор, триггер, регистр и три элемента И, причем вход запуска устройства соединен с одноименным входомблока управления, выход кода режимаблока управления соединен с вторымадресным входом блока памяти, выход 10 модифицированной величины сдвига блока управления соединен с входом вели 15 чины сдвига третьего сдвигателя, информационный вход которого соединенс информационным выходом четвертогорегистра, информационный вход которого соединен с выходом четвертогосумматора-вычитателя, первый и вто 20 рой информационные входы которого соединены с выходами четвертого регистра и третьего сдвигателя соответственно, управляющий вход четвертогосумматора-вычитателя соединен с вы 25 ходом разряда целой части четвертого регистра и с третьим адресным входом блока памяти, четвертый адресный входкоторого соединен с выходом знакового разряда третьего регистра, синхро- З 0 ниэирующий вход четвертого регистрасоединен с третьим тактовым выходом блока управления, причем входзапуска блока управления соединен с входом установки триггера и с входом 35 записи счетчика, выход триггера соедииен с первым входом первого элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, выход первого элемента И соединен с вторым тактовым выходом блока управления, со счетным входом счетчика и с первыми входами второго и третьего элементов И, информационный вход счетчика соединен с выходом пер 45 вого коммутатора, первый и второй информационные. входы которого соединены с первым и вторым входами эадация коцстацт блока управления соотцетствеццо, управляющий вход первогокоммутатора соединен г первым выходом дешифратора и с уп 1 цляющим цхс -дом второго коммутатора, выход разрядов счетчика соединен с первым входом первой схемы сравнения и с первым информационным входом второгокоммутатора, второй информационныйвход которого соединен с выходомстарших разрядов счетчика, выход второго коммутатора соединен с выходомномера итерации блока управления ис входом первого слагаемого сумматора, с входом уменьшаемого вычитателя,с первыми входами второй и третьейсхем сравнения, вторые входы которыхсоединены с входами граничных значений итерации блока управления, выходы признаков больше и меньше соответственно второй и третьей схемысравнения соединены с вторыми входамисоответственно второго и третьего элементов И, третьи входы которых соединены с выходами разрядов регистра,выход регистра соединен с выходомкода режима блока управления и с входом дешифратора, выходы которого соединены с управляющими входами третьего коммутатора, информационные входыкоторого соединены с соответствующими входами значений останова вычислений блока управления, выход третьегокоммутатора соединен с вторым входомпервой схеь 1 ы сравнения, выход признака больше которой соединен с входомсброса триггера, выходы второго итретьего элементов И соединены соответственно с первым и третьим тактовыми выходами блока управления, выходы вычитателя и сумматора соединенысоответственно с выходами величинысдвига, и модифицированной величинысдвига блока управления, вход второгослагаемого сумматора и вход вычитаемого вычитателя соединены соответственно с третьим и четвертым входамизадания констант блока управления,132270 орректор 1 Л.Бес Редакт ереши каэ 2865/ дписное омитета С открытийкая наб д, 4/5 оставитель С.Куликоехред Л.Олийнык Тираж 672 ВНИИПИ Государственного по делам иэобретений 13035, Москва, Ж, Рауш