Вычислительное устройство

(51)4 С 0 44 РЕТЕНИЯ 4 Це ци по рования в эн (72) Н.А. С.В. (53)(56) А 9 9207Авт М 8029 (54) В тв ГОСУДАРСТ 8 ЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ ОПИСАНИЕ ВТОРСКОМУ СВИДЕТЕЛЬС(7) Институт проблем моделиергетике АН УССРВ,Н.Белецкий, М,Н.Кулик,Твердохлеб, Ю.М.Трофимов,Матвеев и Ю.И.Кальганов681 .325(088,8)вторское свидетельство СССР12, кл. С 06 Р 7/52, 1982.орское свидетельство СССР62, кл, С 06 Р 7/52, 1978,ЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО(57) Изобретение относится к вычилительной технике и может быть ипользовано при построении специалзированных арифметических устройс ль изобретения - расширение функональных воэможностей за счет вылнения операций умножения и извлечения квадратного корня над операндами с фиксированной запятой и повышение надежности. Предлагаемое устройство содержит регистр 1, три коммутатора 2-4, преобразователь 5 прямого кода в дополнительный, матричный умножитель 6, сумматор 7, блок 8 устранения сбоев, формирователь 9 готовности, группу элементов ИЛИ 10, тактовый вход 11, две входные информационные шины 12 и 13, управляющие входы 14-16, выходную информационную шину 17 и выход 18 сигнала готовности с соответствующими связями. Блок 8 устранения сбоев содержит 2 п одно1322вибрдторав (Гге и - рдзрялцость операндов), и элементов задержки, группу из и элементов И, группу из и элемецтав ИЛИ, элемент И, элемент ИЛИ-НЕ, элемент ИЕ, формирователь 9 готовности содержит группу из двух адцовиб. ратарав, элемент И 1 И, элемент И-НЕ и элемент И. Устраиство осуществляет 271ацердццю умножения с помощью комбинационного матричного умножителя иоперации лечения и извлечеия квадратного корня с цомапью совокупностиумножителя и суммдтард как результатреализации итерационных длоритмавх =(1-а)х +Ь и х =(1-х )х +Ь соответственно, 2 з.п, ф-.пы, 3 ил.венно с разрядными выходами матричного умнажителя 6,Разрядные выходы сумматора 7 соединены соответственно с информационными входами блока 8 устранениясбоев, информационные выходы которого соединены соответственно с информационными входами регистра 1. Выходыпервого коммутатора 2 соединены соответственно с входами первой группыматричного умножителя 6, входы второйгруппы которого соединены соответственно с выходами преобразователя 5рямого кода в дополнительный, разрядные входы которого соединены соответственно с выходами второго камУтатора 3,Разрядные выходы матричного умцожителя соединены соответственно с входами второй группы третьего коммутатора 4) выходы котораа сое.;ицацы соответственно с рдзря;дми ыходцай информационной шины 17 устрайсца) первый управляюппй вход 14 которого соединен с первым входом первого элементаИЛИ 10 группы, управляющим входомпервого коммутатора 2 и входам блокировки формирователя 9 готовности,Второй управляаший вход 15 устройства соединен с вторыми входами первого и второго элементов ИЛИ 10 группы,третий управляющий вход 16 устройствасоединен с первым входом второго элемента ИЛИ 10 группы, выход которогосоединен с управляющими входами преобразователя 5 прямого кода в дополнительный) третьего коммутатора 4 ис входом кода операции формирователя9 готовности,готовности. Разрядные выходы регистра 1 соединены саответствегца с входами первых групп первого 2, второго 3 и третьего 4 коммутаторов, Входы второй группы второго коклутдторд 3 соединены соответственно с разрядами первой входной информационной шины 12, Входь второй группы первого коммутатора 2 соединены соответственно с рдзряддмт второй входной информаци оццой шины 12 и с входами второйрупию сумматора 7, входы первойгруппы каторага соединены саатветстИзабретецие относится к вычислительной технике и может быть использавала при построении специализированных арифметических устройств.Цель изобретения - расширение функцианальных возможностей за счет выполнения операций узапожения и извлечения квадратного корня над операндами с фиксированной запятой и повьппение надежности,10На фиг. 1 представлена фуцкциоцальцая схема устройства; на фиг. 2функциональная схема блока устранения сбоев; на фиг. 3 - функциоцдльцдя схема формирователя готов ности.Вычислительное устройства содержит регистр ) первый 1, второй 2 и третий 3 коммутаторы, преобразователь 5 прямого кода в дополцитель цый, матричный умножитель 6, сумматор 7, блок Я устранения сбоев, формирагатель 9 гогавцости, руцпу элементов 1 ЕИ 10, тдктаный вход 11, первую 12 и в горую 13 входные информационные 25 шины, первый 4, второй 15 и третий 16 управляющие входы, выходную информационную цицу 17 и выход 8 сигнала Выход первого элемента ИЛИ 10группы соединен с управляющим входомвторого коммутатора 3, Управляющий35 з 1322выход блок В у трацецня сбоев соедицец с входом разрешения формирователя 9 готовности, выход которого соединен с выходом сигнала готовностиустройства, 5Блок 8 устранения сбоев содержит2 и одцовибраторов 9 (где и - разряд.ность операндов), и элементов 20 задержки, группу ия и элементов И 21,группу из и элементов ИЛИ 22, элемент И 23, элемент ИЛИ-НЕ 24 и элемент И-НЕ 25. Входы 1-го н (1+1)-гоодновибраторон 19 и 1-го элемента 20задержки соединены с 1-ми информационными входами блока (где 1=1,2.и). Выходы -х одновибраторов 19 соединены с первыми входами 1-х элементов И 21 группы и с 1-ми входами элемента И 23, Выходы 1.-х элементов 20задержки соединены со вторыми входами 1-х элементов И 21 группы, выходыкоторых соединены с первыми входами-х элементов ИЛИ 22 группы, выходыкоторых соединены соответственно с иц.формационными выходами блока.25Выходы (1+1)-х одновибраторов 19соединены соответственно со вторымивходами 1-х элементов ИЛИ 22 группыи с 1-ми входами элемента ИЛИ-НЕ 24,выход которого соединен с первым вхо 30дом элемента И-НЕ 25, второй входкоторого соединен с выходом элемента И 23, а выход элемента И-НЕ 25соединен с управляющим выходом блока8 устранения сбоев,Формирователь 9 готовности содержит группу из двух одновибраторов 26,элемент ИЛИ 27, элемент И-НЕ 28 иэлемент И 29,40Вход блокировки формирователя соединен с первым входом элемента ИЛИ27, второй вход которого соединен свходом разрешения формирователя, Выход элемента ИЛИ 27 соединен с пер 45вым входом элемента И-НЕ 28 и входами запуска первого и второго одновибраторов 26 группы. Вход кода операцииформирователя соединен со вторым входом элемента И-НЕ 28 и с входом сброса второго одновибратора 26 группы,выходы элемента И-НЕ 28 и первого ивторого одновибраторов 26 группы соединены с первым, вторым и третьимвходами элемента И 29, выход которогосоединен с выходом формирователя 9 го 5товности.Устройство работает следующим образом. 27 4 рн выполцениц операции умножения первый операнд поступает ца информационную шину 2 и через коммутатор 3 и преобразователь 5, которыйв данном режиме транслирует поступающий ца его вход операнд беэ егопреобразования, поступает на входывторой группы умножителя 6. Второйоперанд поступает на информационнуюшину 13 н через коммутатор 2 на входы перной группы умножителя 6,На вход 4 поступает логическая"1", а на входы 15 и 16 - логические0", В результате чего время окончания переходных процессов в узлах устройства на выходе 7 формируетсярезультат произведения, Сигнал готовности на выходе 18 формируется следующим образом,Прн переключении "0" в "1" на входе 14 запускается одновибратор 26(1),длительность отрицательного импульсана выходе которого не меньше, чемвремя окончания переходных процессовв узлах устройства, осуществляющихвыполнение операции умножения. Поокончании этого импульса на выходе18 формируется логическая "1", свидетельствующая о готовности устройствак выполнению следующей операции. Частное от деления Ь на а находит- ся в результате реализации итерационного алгоритмах =(1-а) х +Ь= а 1 х +Ь,Ь с а, с 0,1,2 (1) где а , - дополнительный код операнда а, Алгоритм (1) сходится при 0а1. Начальное приближение х =Ь записывается в регистрследующим образом.На вход 12 задается код логического 0", на вход 13 - операнд Ь, на вход 14 - уровень логической "1", а на входы 15 и 16 - уровень логического "0", Через время окончания переходных процессов в коммутаторе 3, преобразователе 5, умножителе 6, сумматоре 7 и блоке 8 устранения сбоев на втором входе регистра 1 присутствует код числа Ь, который при поступлении логической "1" на первый вход регистра 1 записывается в него, Одновременно с поступлением логической "1" на первый вход регистра 1 на вход 12 задается код числа а, на вход 15 - "1", что приводит к формированию первого приближения частного х.Назначение блока 8 устранения сбоев состоит в том, чтобы устранить сбоив формировании значений разрядов навыходе сумматора 7 на время 1= +,=пап с 1=1,п, с, - время дюрмирования 1-го разряда значения а х +Ь.После записи в регистр 1 эйачениях, на выходе сумматора 7 начинает формироваться значение х при Очем сбои, порождаемые комбинационными схемами и неодновременностью вформировании разрядов значения а ++Ь, устраняются блоком 8,В дальнейшие моменты времени Формируются приближения х х 4 Хц==х=хВ результате из уравненияМх =х -ах +Ь имеем х =Ь/а.Сигнал готовности при выполненииоперации деления Формируется следующим образом.При поступлении "1" на вход 14запускается одновибратор 26 (1) наВремя, не меньшее, чем сформируетсязначение Ь на выходе сумматора 7 и 25запустится какой-либо иэ одновибраторов 19. После этого поочередноначнут запускаться одновибраторы26 (2) и 26 (1) (соответственно попереднему и заднему фронтам сигналов, 30поступающих на вход (3) Формирователя 9), Длительность отрицательногоимпульса, формируемого одновибратором 26 (2), устанавливается не меньше, чем время выполнения одной итерации в устройстве Т,35Если время между двумя последовательными сигналами, поступающими на вход (3) меньше времени Т, одновибратор 26 (2) запускается повторно, 40 Формируя непрерывный отрицательный импульс на своем выходе. Сигналы от одновибраторов 19 могут налагаться, что приведет к непрерывному положительному импульсу, поступающему на 45 вход (3) блока 9, с длительностью Т, большей времени Т. В этом случае импульс на выходе одновибратора 26 (2) не имеет места на время Т-Тц,Блокировка формирования сигнала 50 готовности осуществляется в результате поступления 0" на первый вход схемы И 29 с выхода И-НЕ 28. В момент времени, когда решение найдено, т.е, х=х" запуски одновибраторов 19 пре крашаются (на их входах информация не изменяется), на вход (3) блока 9 поступает "0" и через время Тц на выходе 18 Формируется "1", сигнализирующая о завершении вычислений (нахождении частного).Значение квадратного корня из операнда Ь находим в результате реализации итерационного алгоритмах =(1+х )х +Ь=х ,+Ь,1 с 0,1,2, (2)где х А, - дополнительный код х.Алгоритм (2) сходится при О = Ь1. Запись начального приближения х =Ь во регистр 1 осуществляется так же, как и при выполнении операции деления.После записи начального приближения на вход 16 задается уровень логической "1", а на входы 14 и 15 уровень логического "0". С течением времени в устройстве будет осуществляться нахождение последовательных приближений значения квадратного корня х,х х,.,х х ,х аналогично нахождению частногоВ результате иэ уравнения х =х -(х ) +Ь имеем х =чЬ.Ю % % 2 -Значение квадратного корня поступает на выходную информационную шину 17 устройства.Формула изобретения1. Вычислительное устройство, содержащее регистр, матричный умножитель, разрядные выходы которого соединены соответственно с входами первой группы сумматора, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет выполнения операций умножителя и извлечения квадратного корня над операндами с фиксированной запятой и повышения надежности, в него введены первый, второй и третий коммутаторы, преобразователь прямого кода в дополнительный, первый и второй элементы ИЛИ, блок устранения сбоев и формирователь готовности, причем вход синхронизации регистра соединен с тактовым входом устройства, разрядные выходы соединены соответственно с входами первых групп первого, второго и третьего коммутаторов, входы второй группы второго коммутатора соединены соответственно с разрядами первой входной информационной шины устрбйства, входы второй группы первого коммутатора соединены соответственно с разрядами второй входной информационной шины устройства и с входами вто рой группы сумматора, разрядные выходы которого соединены соответственно1322211 к)11:1.:1 входами бока УГтР аес б о е в 1 ф(р а и 1 с) и ( ы Р Вы х О Гькс торого соецинеь соответственно синформаппонпыми входами регистра, выходы перго о коммутатора соединенысотественго с входами первой группы матричного умножи 1 еля, входы второй группы которого соединены соответстгенно с выходами преобразователя прямого кода в дополнительный, раз.10рядные входы которого соединены соответственно с выходами второго коммутатора, разрядные выходы матричного умножителя соединены соответственно с.выходами второй группы третьего коммутатора, выходы которого соединенысоответственно с разрядами выходнойинформационной шины устройства, первый управляющий вход устройства соединен с первым входом первого элемента ИЛИ, управляющим входом первогокоммутатора и входом блокировкиформирователя готовности, второйуправляющий вход устройства соединен с вторыми входами первого и вто 25рого элементов ИЛИ, третий управляющий вход устройства соединен с первым входом второго элемента ИЛИ, выход которого соединен с управляющимивходами преобразователя прямого кода 30в дополнительный, третьего коммутатора и с входом кода операции формирователя готовности, выход первого элемента ИЛИ соединен с управляющим входом второго коммутатора управляющийФ 35выход блока устранения сбоев соединен с входом разрешения формирователя готовности, выход которого соединен с выходом сигнала готовности устройства,2Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок устранения сбоев содержит 2 п одновибраторов (где и - разрядность операндов),и элементов задержки, группу из и 71 8элементов И, группу из п элементовИЛИ, элемент И, элемент И:П 1-Н 1 и элемент И-НЕ, причем входы 1-го и (++1)-го одновибраторов и 1-го элемента задержки соединены с г-ми информационными входами блока (гце, г=,2,п), выходы 1-х одновибраторов соединены с первыми входами г-х элементовИ группы и с 1-ми входами элементаИ, выходы 1-х элементов задержки соединены с вторыми входами 1-х элелетов И группы, выходы которых соединены с первыми входами 1-х элементовИЛИ группы, выходы которых соединенысоответственно с информационными выходами блока, выходы (1+1)-х одновибраторов соединены соответственно свторыми входами 1-х элементов ИЛИгруппы и с г-ми входами элемента ИЛИНЕ, выход которого соединен с первымвходом элемента И-НЕ, второй входкоторого соединен с выходом элементаИ, а выход элемента И-НЕ соединен суправляющим выходом блока устранениясбоев,3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что формирователь готовности содержит первый и второй одновибраторы, элемент ИЛИ, элемент И-НЕ и элемент И, причем входблокировки формирователя соединен спервым входом элемента ИЛИ, второйвход которого соединен с входом разрешения формирователя, выход элемента ИЛИ соединен с первым входом элемента И-НЕ и входами запуска первогои второго одновибраторов, вход кодаоперации формирователя соединен свторым входом элемента И-НЕ и с входом сброса второго одновибратора, выходы элемента И-НЕ и первого и второго одновибраторов соединены с первым, вторым и третьим входами элемента И, выход которого соединен свыходом формирователя.1322271 Составитель В, ГусевТехред Л. Олийнык Корректор Н,Корол едактор П.Гер аказ 2865/ енного коми ретений и о -35, Раушска д, 4/ 3035 на Производственно-полиграфическое предприятие, г ектная,од ираж 67 Госуда елам из Москва,Подпнснотета СССРкрытий