Преобразователь двоичного кода в двоично-десятичный

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК А 1 09) (11) 114 Н 03 И 7/ ПИСАНИЕ ИЗОБРЕТЕНИ ЛЬСТВУ К АВТОРСКОМУ С(21 СР 4. овано ичных ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(56) Авторское свидетельство ССКф 1084779, кл. Н 03 М 7/00, 198Авторское свидетельство СССРВ 1042010, кл. Н 03 М 7/00, 1982.(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДАВ ДВОИЧНО-ДЕСЯТИЧНЬФ(57) Изобретение относится к областиавтоматики и цифровой вычислительнойтехники и может быть использпри построении двоично-десятпреобразователей, Целью изобретения является расширение класса решаемыхзадач за счет обеспечения возможности преобразования двоично-шестидесятиричного кода в двоично-десятичныйи двоично-десятично-шестидесятиричный коды, поступающие как младшими,так и старшими разрядами вперед. Поставленная цель достигается за счетвведения в сумматор преобразователя,осуществляющий последовательное накопление разрядных эквивалентов, блока коррекции, выполненного на ПЗ,с возможностью изменения Аункции коррекции, и распределения импульсов,обеспечивающего реализацию всех режимов преобразования. 3 ил., 4 табл.12807Изобретение относится к автоматике, телемеханике и вычислительнойтехнике и может быть использованопри построении преобразователей вдвоично-десятичный код, двоичный код,в двоично-десятично-шестидесятиричный, для преобразования двоичных кодов с масштабированием,11 ель изобретения - расширениекласса решаемых задач за счет обеспечения возможности преобразованиядвоично-шестидесятиричного кода вдвоично-десятичный и двоично-десятично-шестидесятиричный коды, поступающие как младшими, так и старшими разрядами вперед.На Фиг.1 изображена структурнаясхема предлагаемого преобразователя;на фиг.2 - временная диаграмма работы распределителя импульсов; на 20фиг.З - структурная схема распределителя импульсов.Преобразователь содержит генератор 1 импульсов, распределитель 2импульсов, счетчик 3, Формирователь254 эквивалентов, тетрады комбинационного сумматора 5, группу блоков 6 коррекции, вход 7 выбора закона преобразования, тетрады регистра 8, Блоки5, 6 и 8 в совокупности образуют накопительный сумматор 9, выходы кото-рого являются информационными выходами 10 и 11 преобразователя. Распределитель 2 импульсов имеет выход 12синхросигналов, выход 13 сигналовсопровождения, выход 14 сигнала сброса и кодовый выход 15, На вход распределителя импульсов поступает кодовая посылка с информационного входа16 преобразователя, 40Распределитель 2 импульсов обеспечивает выделение из входного сигналаимпульсов кода (выход 15), импульсовслов и формирование импульсов сопровождения преобразованного кода (выход 13), Формирование импульсов фазировки (выход 14), тактовых синхроимпульсов (выход 12), Распределитель2 импульсов состоит из двух элементов И 17 и 18, четырех одновибрато Оров 19 - 22 и элемента НЕ 23 (Фиг.З),Счетчик 3 формирует двоичный код номера разряда преобразуемого кода,02 2двоично-десятичный производится по одному и тому же алгоритму. Различие только в содержании программы, "жестко" заложенной в формирователе 4 эквивалентов, При преобразовании кодов, следующих старшими разрядами вперед, программные. линейки с меньшим адресом содержат эквиваленты старших разрядов, при преобразовании кодов, поступающих младшими разрядами вперед, программные линейки с меньшим адресом содержат эквиваленты младших разрядов. В предлагаемом варианте реализации количество программ, заложенных в устройстве, равно восьми.Восемь программ, заложенных в Формирователе 4, позволяют производить преобразование следующих кодов, поступающих младшими или старшими разрядами вперед: двоичного кода в двоично-десятичный, двоичного кода в двоично-десятичный код секунд, минут и градусов, двоично-шестидесятиричного в двоично-десятичный код и двоично-десятичного кода в двоичный.Значения соответствующих эквивалентов приведены в табл.1-4.Выбор закона преобразования осуществляется по коду номера программы, поступающему на вход 7 преобразователя от внешнего абонента, Код номера программы со входа преобразователя поступает на адресные входы трех старших разрядов формирователя 4 эквивалентов и блока 6 коррекции. Количество Формирователей 4 эквивалентов равно количеству тетрад преобразования.Комбинационный сумматор 5 представляет собой двоичный сумматор и прецназначен для суммирования потетрадно эквивалентов текущего разряда с суммарным значением ранее поступивших разрядов.Блок 6 коррекции хранит значения эквивалентов тетрадных кодовых сумм. Выбор значения эквивалента производится по коду числа, поступающего на его адресные входы с выхода сумматора 5, Конструктивно блок 6 коррекции может быть реализован на постоянном запоминающем устройстве.фПреобразование кодов, поступающих младшими или старшими разрядами вперед, преобразование двоично-десятичного кода в двоичный, преобразование двоично-шестидесятиричного кода в Регистр 8 предназначен для хранения суммарного значения тетрадных эквивалентов разрядов преобразуемого кода, т.е, на их выходах формируется результат конечного преобразования, 1280702который и поступает на выход преобразователя.Накопительный сумматор 9 состоитиз сумматора 5, блока 6 коррекции,регистра 8 и обеспечивает Формирова,ние выходного кода, который являетсявыходным кодом преобразователя.Преобразователь работает следующимобразом,Разряды кода (вход 16) поступают 10на вход преобразователя и на первыйвход распределителя 2 импульсов, навторой вход которого поступают импульсы тактовой частоты с генератора1 импульсов, которые формируются одновибратором распределителя 2 импульсов и поступают на счетный вход счетчика 3 (номеров разрядов преобразуемого. кода). Двоичный код номера преобразуемого разряда с выхода счетчика 3 поступает на адресные входы формирователя 4 эквивалентов, на выходекоторого устанавливается значениететрадного эквивалента преобразуемого разряда, соответствующее его адресному входу, С выхода формирователя 4 значение тетрадного эквивалентапоступает на входы комбинационногосумматора 5, на первые входы которого поступает информация с регистра 8. 30Результат суммирования с выходакомбинационного сумматора 5 поступает на адресные входы младших разрядовблока 6 коррекции, на выходе которогоустанавливается значение эквивалентасуммы, и поступает на информационныевходы регистра 8, а единица переносапоступает на вход переноса сумматора5 старшей тетрады.Вьщеленные на элементе И 17 и 40сформированные по длительности на одновибраторе 19 распределителя 2 импульсы кода поступают на управляющиевходы регистра 8 и своим задним фронтом заносят результат суммирования,поступающий с блока 6 коррекции, врегистр 8 (промежуточных сумм), Приотсутствии единицы разряда кода запись в регистр 8 не производится Импульсы тактовой частоты (выход 12)после занесения значения эквивалентапромежуточной суммы в регистр 8 добавляют единицу в счетчик 3 (номеровразрядов преобразуемого кода) и циклповторяется.После поступления из входного потока последнего разряда слова на элементе И 18 распределителя 2 вьщеляются импульсы слов, которые формируются одновибратором 21 и в качестве импульсов сопровождения преобразованной информации поступают на выход преобразователя (выход 13). Задним Фронтом одновибратора 21 запускается одновибратор 20, импульс с выхода которого (выход 14) поступает в качестве импульса сброса на сбросовые входы Формирователя 4 эквивалентов и выходного накопительного сумматора 9, устанавливая в нулевое положение счетчик 3 и регистры 8 (промежуточных сумм). Цикл преобразования слова закончен. Следующее слово обрабатываетая аналогичным образом.Таким образом, предлагаемый преобразователь позволяет вести преобразование двоичного кода, поступающего как младшими, так и старшими разрядами вперед, в двоично-десятичный код и двоично-десятично-шестидесятиричный, преобразование двоично-шестидесятиричного в двоично-десятично-шестидесятиричный. Формула изобретенияПреобразователь двоичного кода в двоично-десятичный, содержащий генератор импульсов, Формирователь эквивалентов, счетчик, комбинационный сумматор, состоящий из тетрад, группу блоков коррекции, регистр, состоящий из тетрад, разрядные выходы которых являются информационными выходами преобразователя и соединены с первой группой входов соответствующих тетрад комбинационного сумматора, вторые группы входов которого соединены с соответствующими выходами формирователя эквивалентов, адресные входы младших разрядов которого соединены с выходами счетчика, разрядные выходы и выход переноса 1 -й тетрады комбинационного сумматора =1 - и, где И в , число разрядов выходного кода) соединены соответственно с разрядными входами и входом переноса-го блока коррекции группы, разрядные выходы которого соединены сФразрядными входами 1 -й тетрады регистра, выход переноса 1-го блока коррекции группы соединен со входом переноса1 + 1)-й тетрады комбинационного сумматора, о т л и ч а ю щ и й с я тем, что, с целью .расширения класса решаемых задач за счет обеспечения возможности преобразования двоичношестидесятиричного кода в двоично-деВесразряда мер раз- ряда млад- старий ВП ший ВП 32 18 33 17 34 2+4+102 + 10 + 204 + 20 + 408 + 20 + 1002 + 4 + 10 + 40 + 2002 + 10 + 100 + 4004+ 20+ 1 тп8+ 40+ 2 тпн2+4+10+80+4 щ2 + 10 + 80 + 100 + 8 тп 14 36 13 37 32 12 38 64 39 128 10 40 41 52 10 1024 43 2048 12 44 4096 13 45 8192 14 16384 4 д 32768 16 49 65.53 б 17 18 131072 50262144 51 0 19 сятичный и двоично-десятично-щестидесятиричный коды, поступающие какмладшими, так и старшими разрядамивперед, в него введен распределительимпульсов, а блоки коррекции группывыполнены на ПЗУ, адресные входы которых соединены с входами выбора закона преобразования преобразователя,информационный вход которого соединенс информационным входом распределителя импульсов, тактовый вход которогосоединен с выходом генератора импульсов, выход сброса распределителя им 80702 6пульсов соединен со входами сбросатетрад регистра и входом сброса счетчика, счетный вход которого соединенс выходом синхроимпульсов распределителя импульсов, кодовый выход которого соединен со входами записи тетрадрегистра, выход сигнала сопровожденияраспределителя импульсов соединен свходом сигнала сопровождения преобра зователя, входы выбора закона преоб"разования которого соединены с адресными входами старших разрядов формирователя эквивалентов.1Таблица 1 4 + 80 + 100 + 200 + 2 тп + 4 щ + 10 щ 8 + 20 + 40 + 100 + 200 + 400 + 2 тп +НоНомер линейкиформирователя 4 Вес раз- ряда мерраэ-ряда млад- старший ВП ший ВП 96 82 97 81 98 99 2+ 4+ 102 + 10 + 2020 + 4020 + 10040 + 20080 + 40020 + 40 + 100 + 80020 + 100 + 800 + 1 ш200 + 400 + 1 ш + 2 ш 78 16 100 32 76 102 60 103 120 74 240 104 73 480 105 10 960 106 107 1920 12 3600 70 108 13 200 + 1 ш + 2 ш + 4 тп 14 69 109 7200 68 14400 110 28800 11 16 57600 112 115200 113 216000 114 66 17 65 64 Таблица 3 Двоичный эквивалент Вес Номер линейкиформирователя 4 Нораэ- ряда мерраэряда млад- старший ВП ший ВП 160 150. 1 149 2 161 148 4 162 400 + 4 ш + 10 тп800 + 8 ш + 20 тп200 + 400 + 1 тп + 2 ш + 4 тп + 10 тп + 40 тп200 + 1 ш + 4 ш + 10 тп + 100 тп2 ш + 4 ш + 10 тп + 200 ш,Двоичный эквивалент 1280702 е ав ВЕНомер линейкиФормирователе 4Вес разюад- старший ВП ший ВП 147 8146 2 + 8145 4 + 16144 8 + 32143 16 + 64142 . 4 + 32 + 64141 8 + 64 + 128140 16 + 128 + 256139 32 + 256 + 52 163 164 10 165 20 166 40 80 167 168 100 200 10 169 170 400 71 800 12 138 8 + 32 + 64 + 128 + 256 + + 512 172 13 137 16 + 512 + 1024136 32 + 128 + 256 + 512 +:Эквивалент с, мин, град. раз- ряда мерразряда старший ВП младший ВП 224 212 2 225 4 210 226 209 227 2 +4 +102 +10 +204 + 18 + 22 +4 +10 +42 + 10 + 20 + 84 +1 +2 +4 +1 О8 + 4 + 10 + 202 +4 +10 +8 +12 + 1 О + 20 + 2 + 4 + 10 + 2 16 208 228 207 32 229 64 206 230 205 231 128 204 256 232 203 512 233 1024 234 202 201 2048 235 12 200 236 13 4096 14 8192 237 4 +1 +2" + 10" + 20 +4 16384 238 198Заказ 7 Производственно-полиграфическое предприятие, г. Уж роектная,Тираж 816 ВНИИПИ Государственног по делам изобретений 3035, Москва, Ж, Ра