Запоминающее устройство (его варианты)

СОЮЗ СОВЕТСКИХОаи.19 шаетРЕСПУБЛИК 1 С 1 ЕНИ ТОРСКОМУ ТЕЛ 2. Патент ф кл. С 11 С 7/О тотип),3. Патент Я кл, 99(5)НО, о 4. Патент С кл. 340/166 Рнии У 48 блик, 19 9 40272 опублик. 5,1977 Е УСТРОЙСТВО Е ка- ния УДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИПИСАНИЕ ИЗО(57) 1. Запоминающее устройство, содержащее матрицу элементов памяти, элементы распределения тока хранения, каждый из которых состоит из первого и второго диодов, источники тока выборки, элементы коммутации токов выборки, каждый из которых состоит из первого и второго транзисторов, коллекторы которых соединены соответственно с первым и вторым выходами элементов памяти каждого столбца матрицы, с анодами диодов элемента распределения тока хранения и являются входами-выходами устройства, базы являются входами выборки столбцов, а эмиттеры под-. ключены к первым выводам первого и второго источников тока выборки, вторые выводы которых соединены с шиной напряжения питания, дешифратор выбора строк, состоящий из элементов ИЛИ-НЕ, каждый из которых состоит из резистора, транзистора и группы транзисторов, коллектор транзистора и второй вывод резистора подключены к шине нулевого потенциала, база первого транзистора соединена с первой шиной опорного напря- жения, а коллекторы транзисторов группы подключены к первому выводу резистора, базы транзисторов группы подключены к прямым или инверсным адресным входам в соответствии с двоичными номерами элементов ИЛИ-НЕ, источники тока хранения, первые выводы которых подключены к шине напряжения питания, о т л и ч а ющ е е с я ,тем, что, с целью снижения потребления мощности за счет использования в режиме выборки тока хранения рпя питания дешифратора строк, в устройство введены переключатели тока, каждый из которых состоит из первого и второго транзисторов, к эмиттерам которых подключен второй вывод соответствующего источника тока хранения, коллектор первого транзистора подключен к эмиттерам транзисторов соответствующего элемента ИЛИ-НЕ, коллекторы вторых транзисторов подключены к тодам диодов элементов распределе токов хранения, базы первых трав" зисторов являются входами выборки, базы вторых транзисторов подключены к второй шине опорного напряжения, а входы элементов памяти каждой стро". еф ки матрицы подключены к первому вы" воду резистора соответствующего элемента ИЛИ-НЕ.2. Запоминающее устройство, содержащее матрицу элементов памяти, элементы распределения тока хране1133621 ния, каждый из которых состоит изпервого и второго диодов, источникитока выборки, элементы коммутациитоков выборки, каждый из которыхсостоит из первого и второго транзисторов, коллекторы которых соединены соответственно с первым и вторым выходами элементов памяти каждого столбца матрицы, с анодамидиодов элемента распределения токахранения и являются входами-выходами устройства, базы являются входамивыборки столбцов, а эмиттеры подключены к первым выводам первого и вто"рого источников тока выборки, вто"рые выводы которых соединены с шиной напряжения питания, дешифраторвыбора строк, состоящий из элементов И, каждый из которых состоитиз резистора и диодов аноды которыхподключены к первому выводу резистора, второй вывод которого соединен с шиной нулевого потенциала,буферные элементы, каждый из которых состоит из первого, второгои третьего транзисторов, база вто-.рого транзистора подключена к эмиттеру третьего транзистора, базакоторого является адресным входомустройства, а коллектор соединен сшиной нулевого потенциала, базапервого транзистора поцключена к Изобретение относится к вычислительной технике и предназначено.для использования в биполярных статических оперативных запоминающихустройствах.5Известны запоминающие устройства,содержащие матрицу элементов памятина биполярных транзисторах с эмиттерной связью 1 .Однако транзисторы элементов памяти имеют вторые эмиттеры, предназначенные для записи и считывания информации, использование которыхприводит к значительному увеличениюразмеров матрицы элементов памятии всего устройства,Наиболее близким техническимрешением к изобретению является запервой шине опорного напряжения,катоды диодов элементов И подключены к коллекторам первых или вторыхтранзисторов буферных элементовв соответствии с двоичными номерами элементов И, источники тока храьнения, первые выводы которых подключены к шине напряжения питания,о т л и ч а ю щ е е с я тем, что,с целью снижения потребления мощности за счет использования в режимевыборки тока хранения для питаниядешифратора строк, в устройство введены переключатели тока, каждый изкоторых состоит из первого и второго транзисторов, к эмиттерам которыхподключен второй вывод соответствующего источника тока хранения. коллектор первого транзистора подключенк эмиттерам перво.о и второго тран"зисторов соответствующего буферногоэлемента, коллекторы вторых транзисторов подключены к катодам диодов элементов распределения тохахранения, базы первых транзисторовявляются входом выборки, базы вторыхтранзисторов подключены к второйшине опорного напряжения, а. входыэлементов памяти каждой строки матрицы подключены к первому выводурезистора соответствующего элемента И,поминающее устройство, содержащее матрицу элементов памяти, каждый из которых состоит из первого и второго биполярных одноэмиттерных транзисторов с перекрестно соединенными базовыми и коллекторными вылодами и двух нагрузочных элементов, первые выводы которых подключены к коллек" торам транзисторов, вторые выводы нагрузочных элементов соединены и являются входом элемента памяти, а эмиттеры транзисторов - соответ ственно первым и вторым выходами.Известное устройство также содержит источники тока хранения, элементы распределения тока хранения, источники тока выборки и элементы коммутации токов выборки. Элемент3 11336распределения тока хранения состоитиз первого и второго диодов, катодыкоторых подключены к второму выводуисточника тока хранения, Первые выводы источников тока хранения подклю=5чены к шине напряжения питания. Количество элементов распределения токахранения равно числу столбцов матрицы. Аноды диодов элементов распределения тока хранения соединены спервыми и вторыми выходами элементов памяти соответствующего столбцаматрицы. У элементов памяти, составляющих строку матрицы, входы подключены к одному из выходов дешифра 5тора строк. В режиме хранения навсех выходах дешифратора строк уста новлено одинаковое напряжение низкого логического уровня, При этомток хранения через диоды элементовраспределения тока хранения протекает в столбцы матрицы и распределяется между эмиттерами транзисторовэлементов памяти, на базах которыхустановлен высокий логический уровень и, таким образом, сохраняютсясостояния всех элементов памяти.В режимах записи и считываниядля выборки строки на одном из выхо;.дов дешифратора строк по требуемомуадресу установлен высокий логический уровень. Выборка столбца матрицы осуществляется посредством установки высокого логического уровняна соответствующем входе выборкистолбца, при этом токи выборки про- З 5текают через транзисторы элементовкоммутации н выбранный столбец 2 .Дешифратор строк известного запоминающего устройства может бытьпостроен на элементах ИЛИ-НЕ, каждый 4 Оиз которых состоит из резистора,первого и второго транзисторов,группы транзисторов и источника тока 3В известном устройстве можетбыть использован дешифратор строкдиодного типа, состоящий из буферных элементов и элементов И,каждый из которых содержит резистор,транзистор и диоды 4,Однако при описанном подключении,источников тока хранения и способе выборки строки матрицы токв элементах памяти выбранной строкивозрастает в число раз, равное55количеству строк матрицы, так какв них переключается весь ток хране-.нияЭто приводит к большому разли 21 4чию токов элементов памяти и токов нагрузки дешифратора строк в режимах хранения и выборки и большому потреблению мощности..Цель изобретения - стабилизация токов элементов памяти и токов нагрузки дешифратора строк и снижение потребления мощности за счет использования в режиме выборки тока хранения для питания дешифратора строк,Для достижения этой цели в запоминающее устройство первого варианта, содержащее матрицу элементов памяти, элементы распределения тока хранения, каждый из которых состоитиз первого и второго диодов, источники тока выборки, элементы коммута" ции токов выборки, каждый из которых состоит из первого и второго транзисторов, коллекторы которых соединены соответственно с первым и вторым выходами элементов памяти каждого столбца матрицы, с анодами дио"дов элемента распределения токахранения и являются входами-выходами устройства, базы являются входамивыборки столбцов, а эмиттеры подключены к первым выводам первого и второго источников тока выборки, вторые выводы которых соединены с шиной напряжения питания, дешифратор выбора строк, состоящий из элементов ИЛИ-НЕ,р каждый из которых состо-. ит из резистора, транзистора и группы транзисторов, коллектор транзистора ивторой вывод резистора подключены к шине нулевого потенциала, база первого транзистора соединена. с первой шиной опорного напряжения, а коллекторы транзисторов группы подключены к первому выводу резистора, базы транзисторов группы подключены к прямым или инверсным адресным входам в соответствии с двоичными номерами элементов ИЛИ-НЕ, источники тока хранения, первые выводы которых подключены к шине напряжения питания, введены переключатели тока, каждый из которых состоит из первого и второго транзисторов, к эмиттерам которых подключен второй вывод соответству" ющего источника тока хранения, коллектор первого транзистора подключен к эмиттерам транзисторов соответствующего элемента ИЛИ-НЕ, коллекторы вторых транзисторов подключены к катодам диодов элементов1 эаспределения токов хранения, базыпервых транзисторов являются входами выборки, базы вторых транзисторов подключены к второй шине опор"ного напряжения, а входы элементов 5памяти каждой строки матрицы подключены к первому выводу резистора соот"ветствующего элемента ИЛИ-НЕ.В запоминающее устройство второговарианта, содержащее матрицу элементов памяти, элементы распределениятока хранения, каждый из которых состоит из первого и второго диодов,источники тока выборки, элементыкоммутации токов выборки, каждый изкоторых состоит из первого и второготранзисторов, коллекторы которыхсоединены соответственно с первыми вторым выходами элементов памятикаждого столбца матрицы, с анодамидиодов элемента распределения токахранения и являются входами-выходамиустройства, базы являются входамивыборки столбцов, а эмиттеры подключены к первым выводам первого ивторого источников тока выборки,вторые выводы которых соединены сшиной напряжения питания, дешифратор выбора строк, состоящий из элементов И, каждый из которых состоит 30из резистора и диодов, аноды кото"рых подключены к первому выводурезистора, второй вывод которогосоединен с шиной нулевого потенциала,буферные элементы, каждый из кото- Зрых состоит из первого, второго итретьего транзисторов, база второготранзистора подключена к эмиттерутретьего транзистора, база которогоявляется адресным входом устройства, 40а коллектор соединен с шиной нуле"вого потенциала, база первого транзистора подключена к первой шинеопорного напряжения, катоды диодовэлементов И подключены к коллекторам первых или вторых транзисторовбуферных элементов в соответствиис двоичными номерами элементов И,источники тока хранения, первые выводы которых подключены к шине напря- Божения питания, введены переключателитока, каждый из которых состоят изпервого и второго транзисторов,к эмиттерам которых подключен второй вывод соответствующего источни ька тока хранения, коллектор первоготранзистора подключен к эмиттерампервого и второго транзисторов соответствующего буферного элемента,коллекторы вторых транзистсров подключены к катодам диодов элементовраспределения тока хранения, базыпервых транзисторов являются входомвыборки, базы вторых транзисторовподключены к второй шине опорногонапряжения, а входы элементов памятикаждой строки матрицы подключенык первому выводу резистора соответствующего элемента И,На фиг, 1 изображено запоминающее устройство (первый вариант), на фиг. 2 - то же (второй вариант) на фиг, 3 - элемент памяти тиристорного типа с - и - транзисторами в качестве элементов нагрузки; на фиг. 4 - то же, инжекционного типа с- И-транзисторами-инжекторами в качестве элементов нагрузки.Запоминающее устройство содержит матрицу элементов 1 памяти, каждый из которых состоит из первого 2 и второго 3 транзисторов соответствен но с перекрестно соединенными базоными и .коллекторными выводами и двух нагрузочных элементов 4, первые выводы которых подключены к коллекторам транзисторов. Вторые выводы нагрузочных элементов 4 являются входом элемента 1 памяти, а эмиттеры транзисторов 2 и 3 соответственно первым и вторым входами. У элементов 1 памяти, составлявших строку матрицы, соединены вторые выводы нагрузочных элементов 4, а у элементов 1 памяти, входящих в один столбец, - эмиттеры первых и вторых транзисторов. Устройство содержит элементы распределения тока хранения, каждый из которых состоит из первого 5 и второго 6 диодов, элементы коммутации токов выборки, каждый из которых. состоит из первого 7 и второго 8 транзисторов. Коллекторы тран" зисторов 7 и 8 соединены соответственно с первым и вторым выходами элемен" тов памяти каждого столбца - с эмиттерами транзисторов 2 и 3 и с ано" дами диодов 5 и б элемента распределения тока хранения и являются входа" ми-выходами 9 и 10 устройства. Базы транзисторов 7 и 8 являются входами 11 выборки столбцов, а эмиттеры подключены к первым выводам первого 12 и второго 13 источников тока выбовки соответственно, вторые выводыкоторых соединены с шиной напряжения питания.Запоминающее устройство для выбора строк матрицы (первый вариант) содержит дешифратор на элементах 5 ИЛИ-НЕ 14. Каждый элемент ИЛИ-НЕ состоит из резистора 15, транзистора 16 и группы транзисторов 17, Коллектор транзистора 16 и второй Вывод резистора 15 подключены к шине нулевого потенциала, база транзистора 16 соединена с первой шиной опорного напряжения. Коллекторы транзисторов 17 группы подключены к первому выводу резистора 15 15 и вторым выводам нагрузочных элементов 4 элементов 1 памяти соответствующей строки матрицы, Базы транзисторов 17 группы подключены к прямым или инверсным адресным входам 20 18 в соответствии с двоичными номерами элементов ИЛИ-НЕ 14. Запоминающее устройство содержит источники 19 тока хранения, первые выводы которых подключены к шине напряжения 25 питания, и переключатели тока, каждый из которых состоит из первого и второго транзисторов 20 и 21, к эмиттерам которых подключены вторые выводы источников 19 тока хранения. 30В каждом переключателе тока коллектор транзистора 21 подключен к эмиттерам транзисторов соответствующего элемента ИЛИ-НЕ 14, а коллектор транзистора 20 - к катодам диодов 5 н 6 элементов распределения тока хранения. Базы транзисторов 21 являются входом 22 выборки, а базы транзисторов 20 подключены к второй шине опорного напряжения, 40В режиме хранения на входе 22 выборки установлено напряжение низкого логического уровня. Токи источников 19 тоКа хранения протекают через транзисторы 20 переключателей тока в диоды 5 и 6 элементов распределения тока хранения, которые поровну распределяют ток хранения между столбцами матрицы, в каждом столбце ток хранения распределяется между элементами памяти и поддерживает их состояния . Токи элементов памяти в каждой строке матрицы суммируются в резисторах 15 элементов ИЛИ-НЕ 14 и создают на них одинаковые падения напряжения, формирующие низкие логические уровни на входах элементов памяти. 8В режиме считывания на входе 22 выборки установлено напряжение высо кого логического уровня и токи источников 19 тока хранения протекают через транзисторы 20 в эмиттеры транзисторов элементов ИЛИ-НЕ, В соответствии с адресом строки матрицы, поданном на адресные входы 18, во всех элементах ИЛИ-НЕ 14, кроме одного, токи источников 19 протекают через транзисторы 17 группы и, за счет падения напряжения на резисторах 15, формируют на входах элементов памяти соответствующих строк низкие логические уровни. Элемент ИЛИ-НЕ 14, у которого базы транзисторов 17 группы подключены к адресным входам 18 с низкими логическими уровнями, соответствует выбранной строке матрицы. В этом элементе ИЛИ-НЕ ток источника 19 протекает через транзистор 16 в шину нулевого потенциала.Дпя выборки столбца матрицы на соответствующем входе 11 выборки столбцов установлен высокий логический уровень, Токи источников 12 и 13 тока выборки протекают в эмиттеры транзисторов 7 и 8 элемента коммутации токов выборки с наиболее высокими напряжениями на базах. Из коллекторов транзисторов 7 и 8 токи выборки попадают в столбец элементов памяти, причем один из токов выборки ответвляется в эмиттер транзистора 2 или 3 с более высоким базовым потенциалом элемента памяти, принадлежащего выбранной строке, а второй - вытекает через вход-выход запоминающего устройства. Наличие тока выборки в одном из входов- выходов 9 или 10 запоминающего устройства сигнализирует о состоянии выбранного элемента памяти, Для осуществления такого режима работы устройства на период считывания на входы-выходы запоминающего устрой.ства поступает напряжение считывания. Ток выборки, ответвиваийся в выбранный элемент 1 памяти, протекает через резистор 15 соответствующего элемента ИЛИ-НЕ 14 и создает на резисторе падение напряжения. Отсутствие тока источника 19 в резисторе 15 элемента ИЛИ-НЕ 14 по установленному адресу приводит к формированию на входах элементов 1 памяти выбранной строки высокого логичессоотношением токов источников 12,13 и 19. Ток источника 12 илн 13 тока выборки должен быть меньше, чемток источника 19, приходящийся наодин резистор 25 элемента И,В режиме записи выборка элементапамяти осуществляется так же какв режиме считывания. Во время записи на входах-выходах 9 и 10 запоминающего устройства установлены напряжения записи, которые принуждаютвыбранный элемент памяти принятьсоответствующее записываемой информации состояние.Напряжение записи верхнего уровня, поданное на эмиттер транзистора 2 или 3 выбранного элемента памяти, препятствует протеканию токавыборки в этот транзистор, а нижнийуровень напряжения записи задан таким образом, чтобы ток выборкивключался в эмиттер транзисторавыбранного элемента памяти с низкимуровнем на базе.При переключении выбранного элемента памяти в противоположноесостояние напряжение на его входесначала повышается, причиной чего.является отключение тока выборкииз элемента памяти и резистора 15элемента ИЛИ-НЕ или резистора 25,элемента И, а затем возврашаетсяк прежнему уровню после включениятока выборки в прежде закрытый транзистор 2 или 3 элемента памяти.Элементы памяти могут содержатьэлементы нагрузки, состоящие из резисторов, зашунтированных диодами,или транзисторы 30 и 3 1 ь"и-Р- типа. Транзисторы.30 подключены потиристорной схеме, у каждого транзистора база подключена к коллекто-,ру транзистора 2 или 3, коллекторсоединен с базой того же транзистора. Эмиттеры транзисторов 30 являются входом элемента памяти. Тран-зисторы 31 используются в качестве инжекторов. У каждого транзисто-.ра 31 база подключена к эмиттерутранзистора 2 или 3, коллектор соединен с базой того же транзистораЭмиттеры транзисторов 3 1 являютсявходом элемента памяти.Применение предлагаемого технического решения в запоминающих устройствах позволяет использоватьток источников тока хранения для питания дешифратора выбора строк матри 91133кого уровня. Величина необходимогологического перепада на строкахопределяется превышением величинтоков источников 19 тока хранениянад величинами токов источников 12и 13 тока выборки и их соотношением,Запоминающее устройство второговарианта содержит дешифратор выборастрок, состоящий из элементов И 23, 1 Ои буферные элементы 24. Каждыйэлемент И состоит из резистора 25и диодов 26, Аноды диодов 26 подключены к первому выводу резистора25 и входам элементов памяти состветствующей строки матрицы, второйвывод резистора 25 соединен с шинойнулевого потенциала.Буферный элемент 24 состоит изтранзисторов 27-29, база транзисто пра 28 подключена к эмиттеру транзистора 29, база которого являетсяадресным входом 18, а коллектор соединен с шиной нулевого потенциала.База транзистора 27 подключена к 25первой шине опорного напряжения. Катоды диодов элементов И 26 подключены к коллекторам транзисторов28 и 29 буферных элементов в соответствии с двоичными номерами элемен- Отов И, Эмиттеры транзисторов 28и 27 подключены к коллектору транзистора 21 соотвествующего переключателя тока.Выборка строки матрицы в запоминающем устройстве второго вариантапроисходит следующим образом. Брежиме считывания на вход выборкипоступает напряжение высокогологического уровня, и токи источников19 тока хранения через транзисторы21 поступают в буферные элементы24. В соответствии с адресом строки,поступающим на адресные вхрды 18устройства, ток коллектора транзистора 21 в каждом из буферных элементов 24 протекает через один из транзисторов 27 или 28. Выбранной строкесоответстьует элемент И 23, вседиоды 26 которого подключены к транзисторам буферных элементов 24 сотсутствием коллекторного тока. Востальных элементах И 23 за счетпротекания тока источников 19 черезрезисторы 25 формируются низкие выходные уровни; Необходимый перепаднапряжений на входах элементов памяти в режиме выборки определяется 621 1011 цы элементов памяти в режимах записии считывания информации и для поддержания состояния элементов памятив режиме хранения, что приводит куменьшению суммарной мощностипотребления запоминающих устройств. 133621 12Например, "применение изобретенияв интегральной микросхеме ОЗУ типа.К 500 РУ 470 емкостью 4096 бит позволитснизить потребление мощности на120 мВт без ухудшения быстродействия.