Устройство для синхронизации обмена микропроцессора с памятью отображения

(5 ц 5 6 06 Е Е ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Львовский политехнический институт им. Ленинского комсомола(56) Авторское свидетельство СССР В 1160409, кл, 6 06 Р 9/36, 1985.Авторское свидетельство СССР Мт 1238072, кл, 6 06 Р 9/36, 1986,(54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ОБМЕНА МИКРОПРОЦЕССОРА С ПАМЯТЬЮ ОТОБРАЖЕНИЯ(57) Изобретение относится к вычислительной технике и может быть использовано в микропроцессорных вычислительных системах для быстрого программного заполнеИзобретение относится к вычислительной технике и может быть использовано в вычислительных системах на основе микро- ЭВМ для быстрого заполнения памяти отображения.Известно устройство для адресации памяти отобракения - см. Егоров В,П., Процак А,М., Семенов П,А. Цветная графика в мик- роЭВМ "Электроника 60" и "Электроника ЕЦ" - Микропроцессорные средства и системы, 1987 гК 4, с. 47-54, рис. 1, содержащее регистр адреса, блок управления и позволяющее в тех интервалах времени, когда память отображения свободна от регенерации изображения, осуществлять к ней поступ от микропроцессора и осуществлять обмен, адресуя содержимое памяти отображения посредством регистра адреса. При обращении к каждой ячейке памяти ния памяти отображения, Цель изобретения - расширение области применения устройства за счет обеспечения возможности разделения во времени режимов записи и считывания памяти отображения. Устройство содержит 2 элемента И-НЕ, 2 дешифратора, 8 триггеров, элемент ИЛИ-НЕ, входы и выходы для подключения к шинам управления, адреса и данных микропроцессора и к входу разрешения записи памяти отображения, Разделение во времени режимов записи и считывания обеспечивается организацией тактированного построения выборки из памяти отображения очередного байта элемента разложения изображения в первой фазе такта с возможностью записи во второй фазе по адресу, выставляемому микропроцессором, 3 ил,микропроцессор предварительно выставляет ее адрес на регистре, Следовательно, учи- й тывая соизмеримость времени установки с адреса и самого обращения, такая организация существенно уменьшает быстродей- О ствие устройства.Известно также устройство по авт,св, М 1160409, 6 06 Р 9/36, 1985, содержащее кубы памяти объемом 64 кбайт каждый, ши- О ны адреса данных управления, дешифратор адреса, причем выход дешифратора под. );е ключен к синхровходу первого регистра, де- а шифратор команд с последовательно подключенной к нему цепочкой из элемента И, триггера, элемента задержки и второго элемента И, выход которого подключен к синхровходу второго регистра, последовательно соединенного с первым, причем второй регистр выбирает требуемый куб при3 17помощи коммутатора, Номер требуемого куба памяти предварительно перезаписывается из аккумулятора процессора в первыйрегистр; а затем следует переход в требуемую ячейку заданного куба, адрес которогозаносится во второй регистр, При атом устройство не позволяет осуществлять быструю пересылку информации из одного куба. в другой" при программном нахождении водном и том же кубе памяти, что снижаетбыстродействие устройства,Ближайшим к заявляемому по своейтехнической сущности является устройствопо авт,св. СССР 1 ч. 1238072, 6 06 Г 9/36,1986 г. Оно осуществляет адресацию в микропроцессорных системах с большим обьемом памяти и содержит шины информации,адреса и управления, дешифраторы команди адреса, три регистра, два триггера, элемент задержки, формирователь и блоки памяти. Доступ к желаемому кубу памяти, как. к хранящимся в нем данным, так и к самойпрограмме; осуществляется эа счет предварительной установки номера куба на регистрах, а затем после аппаратной дешифрациизаданного набора команд следует выборказапись в заданный куб данных, либо переходпрограммного счетчика в область данйогокуба, Гакая структура позволяет осуществлять быструю пересылку информации из одного куба памяти в другой, сохраняя приэтом программное нахождение в одном итом же кубе памяти.Недостатком известных устройств является их "жесткая" установка на стандартноевремя чтения-записи всех кубов памяти. Ихорганиэация не предусматривает возможностй согласования, например, цикла записи от микропроцессора, при запоминаниипамяти отображения, с ее циклами выборкидля отображенияочередных элеументов разложения изображения (ПЭЛ), что, йри подобном обмене;"тйхрмепятствует достижениюмаксимальной скорости заполнения памятиотображения.Цель йзобретения - расширение области применения устройства за счет обеспечения возможностй разделения во временирежтймов"эаписи и считывания памяти отображения.Поставленнаях цель достигается тем, чтов устройство; содержащее элементы И-НЕ иИЛИ-НЕ, два дешифратора и три триггера,вход устройства для подключения к выходусбросашинь 1 управления микропроцессорасоединен с первым входом сброса первоготриггера, ийверсный выход которого соединей с первым входом элемента ИЛИ-НЕ,выход которого - выход устройства для подключения к входу признака блокировки ши 86489 4ны управления, вход устройства для по - ключения к шине данных подключен ко вхрду первого дешифратора, к первому разрядку шины данных - к прямому входу элемента 5 И-НЕ, выход которого соединен с входомсброса второго триггера, выход которого со.единен с информационным входом третьего, прямой выход которого соединен Со входом установки второго, а вход синхрони зации подключен ко входу для подключенияк йервому выходу синхронизации шины управления, входы для подключения к выходам строба состояния и записи которрй подключены соответственно к инверсному 15 входу элемента И-НЕ и к стробирующемувходу второго дешифратора, информационный вход которого подключен ко входу уСтройства, для подключения к шине адреСа,. вход устройства для подключения к выходу 20. записи шины управления подключен ко второму входу сброса первого триггера и второму входу элемента ИЛИ-НЕ, введены второй элемент И-НЕ и четвертый - восьмой триггеры, инверсный выход третьего тригге ра соединей с первым входом второго эле- .мента И-НЕ, выход которого соедине с информационным входом пятого триггера, вьход которого соединен со входом установки первого, выход сброса шины управле ния соединен со входом сброса четвертого,. выход которого соединен со вторым входом второго элемента И-НЕ, выходы первого и второго дешифраторов подключены соответственно к третьему входу второго эле мента И-НЕ и синхровходу четвертоготриггера, синхровход которого подключен ко входу устройства для подключения ко второму разряду шины данных, первый выход синхронизации шины управления сое динен с синхровходом пятого, выходэлемента ИЛИ-НЕ - со входом сброса Шестого триггера, прямой и инверсный выходы которого подкл 1 очены соответственно к аыходу устройства для подключения к вхрду 45 признака готовности шины управления,и кинформацйонному входу седьмого тригера, выход которого подключен к выходу устройства для подключения к вхбду разрешения записи памяти отобрахтентя и бб к информационному входу и входу сб осавосьмога, выход которого соединен со ходом сброса седьмого и установки шес ого триггера, второй выход синхронизации ины управления подключен к синхровходам 55 седьмого и восьмого триггеров.-1:- Учитывая, что обеспечивающий заг узку памяти отображения серийно выпус аемый графический контроллердля микроЭВМ "Электроника 60" и пЭлектр 9 ника НЦп не отвечает требованием долфного максимального быстродействия обмена, а прочие известные устройства характеризуются отсутствием возможности согласования цикла записи с быстродействием конкретного куба памяти, что ведет, .при стандартном выполнении чтения-записи, к недостижимости максимально возмокного быстродействия, причем основным показателем обмена с памятью отображения является скорость выполнения этой операции, . введение в устройство таких новых существенных признаков, как пять триггеров, второй элемент И-НЕ и новая организация взаимодействия между элементами устройства, позволяет расширить область применения устройства за счет обеспечения возможности разделения во времени режимов записи и чтения при организации циклической выборки очередного ПЭЛ, совмещенного с возможностью записи ПЭЛ от микропроцессора по адресу, указанному командой пересылки заданного ПЭЛ, Достижение максимальной скорости программного заполнения памяти без прерывания отображения состоит в организации тактированного построения выборки очередного ПЭЛ из памяти отображения в первой фазе такта с возможностью записи ПЭЛ во второй фазе по адресу, выставляемому микропроцессором в команде пересылки заданного ПЭЛ. За счет такой организации учитывая при этом исключение предварительной записи адреса в буферный регистр, длительность обмена с памятью отображения сокращается почти вдвое,На фиг,1 представлена функциональная схема предлагаемого устройства; на фиг,2 раскрыта функциональная схема памяти отобракения; на фиг,З приведены временные диаграммы работы устройства.Устройство содержит (фиг,1) первый элемент И-НЕ 1, первый 2 и второй 3 дешиф раторы, элемент ИЛИ-НЕ 4, первый-третий триггеры 5-7, второй элемент И-НЕ 8, четвертый - восьмой триггеры 9-13, вход 14 для подключения к выходу сброса шины управления микропроцессора (ШУ), входы 15, 16 для подключения к шинам, соответственно, данных (ШД) и адреса (ША) микропроцессора, входы 17, 18 для подключения. соответственно, к первому и второму разрядам ШД, входы 19, 20 для подклюцения, соответственно, к выходам строба состояния и записи во внешнее устройство ШУ, входы 21, 22 для подключения, соответственно, к первому и второму выходам синхронизации ШУ, вход 23 для подключения к выходу записи в память ШУ, выходы 24,25 для подключения ко входам признаков соответственно блокировки и готовности ШУ, выход 26 для под 5 10 15 20 25 30 35 40 45 50 55 клюцения ко входу разрешения записи памяти отображения и блок 27 памяти отображения.Прямой выход первого элемента И-НЕ 1 подключен ко входу 17 устройства для подключения к первому разряду ШД, инверсный - ко входу 19 устройства для подключения к выходу строба состояния ШУ, а выход - ко входу сброса второго триггера 6, Информационные входы первого 2 и второго 3 дешифраторов подключены ко входам 15, 16 устройства для подключения, соответственно, к ШД, ША, а выходы - к третьему входу второго элемента И-НЕ 8 и синхровходу четвертого триггера 9. Стробирующий вход дешифратора 3 подключен ко входу 20 устройства для подключения к выходу записи во внешнее устройство ШУ. Выход элемента ИЛИ-НЕ 4 подключен к выходу 24 устройства для подключения ко входу признака блокировки ШУ, и входу сброса шестого триггера 11, а входы, соответственно, первый - к выходу первого триггера 5, второй - ко входу 23 для подключения к выходу записи в память ШУ и второму входу сброса триггера 5, первый вход сброса которого соединен со входом сброса триггера 9 и входом 14 устройства для подключения к выходу сброса ШУ, а вход установки - с выходом пятого триггера 10, Вход установки и выход триггера 6 подключены, соответственно, к выиоду и информационному входу третьего триггера 7, синхровход которого подкл юцен к синхровходу триггера 10 и входу 21 устройства для подклюцения к первому выходу синхронизации ШУ, а выход - к первому входу элемента ИЛИ-НЕ 8, выход которого соединен с информационным входом триггера 10, а второй вход - с выходом триггера 9, информационный вход которого подключен ко входу 18 устройства для подключения ко второму разряду ШД. Прямой выход триггера 11 подключен к выходу 25 устройства для подключения ко входу признака готовности ШУ, вход установки - ко входу сброса седьмого 12 и выходу восьмого 13 триггера, а инверсный выход - к информационному входу триггера 12, синхровход которого подключен к синхровходам триггера 13, блока 27 памяти отображения и входу 22 устройства для подключения ко второму выходу синхронизации ШУ, а выход - к информационному входу и входу сброса триггера 13 и к выходу 26 устройства для подключения ко входу разрешения записи в блок 27,Блок 27 памяти отображения содержит (фиг.2) элемент ИЛИ 28, счетчики горизонтальной 29 и вертикальной 30 развертки, первый 31 и второй 32 одновибраторы, пер 7 1786489 8вый 33 и второй 34 адресные коммутаторы, накопитель 35, сдвиговый регистр 36, входы строчного 37 и кадрового 38 гашения, выход 39. Информационный вход накопителя 35 подключен к ШД 15, первые информационные входы коммутаторов 34, 35 - к ША 16, управляющие входы коммутаторов объединены и подключены к суммирующему входу счетчика 25, синхровходу регистра 36 и второму выходу 22 синхронизации ШУ, а вход одновибратора 31 - к выходу 26 разрешения записи устройства.На фиг,З обозначены: а - машинные циклы; б - такты операций; в - сигналы такта Ф 2 на входе 21 устройства, г - адреса А 15- АО, поступающие по ША 16;. д - данные, поступающие по разрядам 07-ОО ШД 15; е - сигнал строба состояния на входе 19; ж - выход триггера 9; 3 - выход триггера 6; и - инверсный выход триггера и 7; к - выход триггера 5; л - сигнал записи на входе 23; м - сигнал блокировки системной памяти на выходе 24; н - сигнал готовности на выходе 25; о - синхросигнал на входе 22; и - сигнал разрешения записи на выходе 26; р - прямой выход триггера 13.Состояние и 1 и на входе 22 соответствует участку возможности записи в память отображения и подключенйе к адресным входам этой памяти шины адреса процессора, Состояние нО" - участку выборки из памяти отображения, к адресным входам этой памяти подключен выход ее счетчика регенерации изображения,Реализованный вариант заявляемого устройства предназначен для организации загрузки памяти отображения объемом 256 х 256 ПЭЛ по программе процессора, В ШДи ШУ используются по 8 разрядов. Микропроцессор(на фиг.1 не показан) содержит синхрогенератор КР 580 ГФ 24, центральнь 1 й процессорный элемент КР 580 ВМ 80 А и контроллер системной шины КР 580 ВК 28. Прочие элементы устройства выполйены на основе серии К 555,Устройство работает следующим образом,При включении микропроцессора производится системный сброс, поступающий по входу 14, в результате чего микропроцессор адресует исключительно свою системную память.Триггер 9 блокирует прохождение сигнала через элемент И-НЕ 8 по совпадению состояний триггера 7 и дешифратора 2. При этом триггер 10 устанавливается в "1", и состояние иО" триггера 5 через элемент ИЛИ-НЕ 4 снимает блокировку системной памяти на выходе 24. Дешифратор 2 выделяет из данных, поступающих по ШУ 15, команды пересылки в память, Дешифратор 3 определяет адрес выборки, по котороммикропроцессор обращается к памяти отображения, как к внешнему устройству,Дпя организации записи онарадногз5 файла в память отображения микропроцессор предварительно устанавливает триггер9, чем устройство взводится в режим запо 1- нения памяти отобракения.В цикле М 1 (фиг.З а) процессора устрой 10 ством при помощи элементов И-НЕ 18, дешифратора 2 и триггера 5 - 7, 10 выявляетсяналичие этого цикла и запускается процессзаписи в память, По сигналу с элемента 1сбрасывается триггер 6 (фиг.З 3). Затем по15 переднему фронту фазы Ф 2 (фиг.З в) триггер7 устанавливается в и 1 н (фиг,З и) и разрешает, в момент выделения дешифратором 2команды, формирование состояния иОи йавыходе элемента И-НЕ 8, Это состояние за 20 носится по переднему фронту фазы Ф 2 втриггер 10. Затем устанавливается триггер5 (фиг.З к) и на выходе элемента ИЛИ-НЕ 4формируется сигнал записи в память от процессора, блокируя обращение к системной25 памяти процессора, Одновременно по поло- .жительному фронту этого сигнала сбрасы ается триггер 11 (фиг.З н) и по выходу 25процессору выдается сигнал его перевода всостояние ожидания и пропуска тактов30 (фиг,З б), что необходимо для согласованиябыстродействия процессора и элементовсистемы. По истечении времени, вьделенного для записи в память отображения, устройству по входу 22 поступает сигнал такта35 записи в память(фиг,2 а). В результате триггер 12 формирует на выходе 26 сигнал разрешения записи в память отображения(фиг.2 и). По сбросу такта устанавливаетсятриггер 13, после чего происходит сброс40 триггеров 11 и 12, и по последующему тактусбрасывается триггер 13. В результате заданный процессором ПЭЛ записывается впамять отобракения. Состояние "1 и на выходе триггера 11 указывает процессору на45 выход из такта записи и завершение команды.По завершении пересь 1 лок всех требуемых ПЭЛ триггер 9 сбрасывается и памятьотображения становится недоступной про 50 цессору,Доступ к памяти отображения осуществляется следующим образом.На первые информационные входы коммутаторов 33, 34 блока 27 с ША 16 поступа 55 ют, соответственно, младший и старшийбайты адреса, Цепочка одновибраторов 31,. 32 формирует сигнал записи в накопитель35 из сигнала разрешения записи на выходе26 устройства, Организация памяти отображения - двухпортовая; ко вторым информа 1786489 1051015 20 25 30 35 40 45 50 55 Формула изобретения Устройство для синхронизации обменамикропроцессора с памятью отображения,ционным входам коммутаторов 33, 34 подключены выходы счетчиков 29, 30, Счетчики обнуляются по сигналам, соответственно, строчного и кадрового гашения на входах 37, 38 и инкрементируются по сигналам так- тов записи в память на выходе 22 ШУ. Указанные такты задают периодические кванты времени, соизмеримые с машинным тактом процессора и отводящиеся ему для обращения к памяти отображения, Время, отводимое для отображения содержимого одной ячейки накопителя 35, соответствует периоду сигналов такта. нулевое значение которых соответствует выборке очередной ячейки, а единичное - возможности процессору обращаться к памяти отображения. В соответствии с этим управляются и коммутаторы ЗЗ, 34. Информация, считываемая из ячеек накопителя 35, поступает на выход 39, через сдвиговый регистр 36.Таким образом осуществляется оперативное программное заполнение памяти отображения без прерывания отображения за счет тактированного построения выборки из памяти очередного ПЭЛ в первой фазе такта и записи во второй фазе по адресу, выставляемому процессором.Такая организация позволяет достигнуть оптимального соотношения времени заполнения памяти и обьема оборудования,Организация прототипа не позволяет осуществлять состояние ожидания готовности памяти отображения для заполнения от процессора, Поэтому для выполнения прототи и ом этой задачи сл едует л ибо за гружать память отображения во времени кадрового гашения, что заведомо увеличивает длительность обмена, либо увеличить время обращения к системной памяти до времени обращения к памяти отобракения, что влечет за собой сникение производительности, Например, при организации памяти отображения на К 565 РУ 5, учитывая буферизацию информации и время захвата, для адресации ПЭЛ требуется, как минимум, 1600 нс при минимальном времени обращения к ячейке памяти 640 нс.В заявляемом же устройстве, благодаря двухпортовой организации памяти отображения, процессор способен работать с системной памятью с минимально возможным временем выборки, а с памятью отображения - со временем, ограниченным лишь минимальной длительностью выборки ПЭЛ в укаэанные 640 нс, что и составляет выигрыш в быстродействии более чем в два раза,содержащее первый элемент И-НЕ, первый и второй дешифраторы, элемент ИЛИ-НЕ, с первого по третий триггеры, причем вход устройства для подключения к выходу сброса шины управления микропроцессора соединен с первым входом установки в "0" первого триггера, инверсный выход которого соединен с первым входом элемента ИЛИ-НЕ, выход которого является выходом устройства для подключения к входу признака блокировки шины управления микропроцессора, вход устройства для подключения к шине данных микропроцессора подключен к входу первого дешифратора, вход устройства для подключения кпервому разряду шины данных микропроцессора подключен к прямому входу первого элемента И-НЕ, выход которого соединен с входом установки в "0" второго триггера, выход которого соединен с информационным входом третьего триггера, прямой выход которого соединен с входом установки в "1" второго триггера, вход устройства для подключения к первому выходу синхронизации шины управления микропроцессораподключен к входу синхронизации третьего триггера, входы устройства для подключения к выходам строба состояния и записи во внешнее устройство шины управления микропроцессора подключены соответственнок инверсному входу первого элемента И-НЕ и к стробирующему входу второго дешифратора, информационный вход которого подключен к входу устройства для подключения к шине адреса микропроцессора, вход устройства для подключения к выходу записи в память шины управления микропроцессора подключен к второму входу установки в "0" первого триггера и к второму входу элемента ИЛИ-НЕ, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет обеспечения возможности разделения во времени режимов записи и считывания памяти отображения, устройство дополнительно содержит второй элемент ИНЕ, с четвертого по восьмой триггеры, причем, инверсный выход третьего триггера соединен с первым входом второго элемента И-НЕ, выход которого соединен с информационным входом пятого триггера. выходкоторого соединен с входом установки в "1" первого триггера, вход устройства для подключения к выходу сброса шины управления микропроцессора соединен с входом установки в "0" четвертого триггера, выход которого соединен с вторым входом второго элемента И-НЕ, выходы первого и второгодешифраторов соединены соответственно с третьим входом второго элемента И-НЕ и с входом синхронизации четвертого триггера, 1786489информационный вход которого подключен к входу устройствадляподключения к второму разрядушийыданйых микропроцессо- ра, первый вход устройства для подключения к первому выходу синхронизации шины управления микропроцессора Соединен с входом синхронизации пятого триггера, выход элемента ИЛИ-НЕ соединен с входом установки в "О" шестого триггера, прямой и инверсный выходы которого подключены соответственно к выходу устройства для подключения к входу признака готовности шины управления микропроцессора и к информационному входу седьмого триггера, выход которого подключен к выходу устройства для подключения к входу разрешения записи памяти отображения и к информаци онному входу и входу установки в "О" восьмого триггера, инверсный выход которого соединен с входом установки в "О" седьмого триггера и с входом установки в "1" шестого - триггера, вход устройства для подключения 10 к второму выходу синхронизации шины управления микропроцессора подключен к входам синхронизации седьмого и восьмого триггеров.1786489 г Составитель И.БоженкоТехред М.Моргентал Редактор рректор Т. Вэшкович аказ 248 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям 113035, Москва, Ж, Раущская наб 4/5 ГКНТ СССР Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 1