Устройство для сопряжения с памятью коллективного пользования

ния быстродействия при обращении к па-, мяти коллективного пользования за счет совмещения во времени процесса ,записи в одном из процессорных интер 5 фейсов с процессом записи или чтения в другом процессорном интерфейсе, в него введены два интерфейсных блоха, третий и четвертый коммутаторы и два регистра, причем информационные входы 1 р третьего и четвертого коммутаторов соединены с третьим входом-выходом, данньщ устройства, выходы третьего и четвертого коммутаторов соединены соответственно с первым и вторым входомвыходом данных устройства, входы разрешения третьего и четвертого коммута торов соединены с выходами разрешения соответственно первого и второго интерфейсных блоков, первый, второй и третий информационные входы первого регистра соединены соответственно с первым входом-выходом данных устройства, с первым входом адреса устройства и с первым входом режима устройства, 5 первый, второй и третий информацион-, ные входы второгО регистра соединены соответственно с вторым входом-вьиодом данных устройства, с вторым входом ад"реса устройства и с вторым входом ре-.ЗО жима устройства, первый, второй и тре- тий выходы первого регистра соединены соответственно с первым, вторым и третьим информационными входайю первогокоммутатора, первый, второй и третий выходы второго регистра соединены со",ответственно е первым, вторым и третьим информационными входами второго коммутатора, входы записи первого ивторого регистров соединены с выходами10 записи соответственно первого и вто-рого интерфейсных блоков, входы опознавания адреса первого и второго ин" терфейсных блоков соединены с выходами соответственно первого и второго 45узла опознавания адреса, входы призна" ка блокировки первого и второго интерфейсных блоков соединены с выходами блокировки соответственно второго и первого интерфейсных ЙлОков вхОды 5 О режима первого и,второго интерфейсньи блоков соединены соответственно с первым и вторым входами режима устройства, выходы режима первого и второго интерфейсных блоков соединены,соответ. ственно с первым и вторым входами режима блока управления, первый и второй выходы конца операции которого соединены с одноименными входами соответственно первого и второго интерфейсных блоков, выходы готовности пер. вого и второго интерфейсньи блоков являются соответственно первым и вторым выходами готовности устройстча, первый и второй выходы маркера блока управления соединены с третьими ин формационными входами соответственно первого и второго коммутаторов, первый и второй входы готовности блока управления соединены с третьими информационными выходами соответственно первого и второго коммутаторов,2. Устройство по п. 1, о т л и ч ающ е е с я тем, что блок управления содержит тактовый генератор, мультиплексор, регистр сдвига, пять триггеров, пять элементов И, три элемента ИЛИ и два элемента И-ИЛИ, причем выход тактового генератора соединен с входами синхронизации первого, второго, третьего и четвертого триггеров и с первым входом первого элемента И, вто" рой вход которого соединен с выходом первого триггера, выход первого элемента И соединен с входом синхронизации регистра сдвига, вход сброса которого соединен с первыми входами первого и второго элементов ИЛИ и с выходом второго триггера, информационный вход которого соединен с выходом первого элемента И-ИЛИ, первые входы первой и второй групп входов которого соедине- ны с четвертым разрядом. выхода регистра сдвига, третий разряд выхода которого соединен с первыми входами второго и третьего элементов И и входом второго элемента И-ИЛИ, первые входы первой и второй групп входов которого соединены с первыми и вторыми выходами маркера блока и с выходом второго разряда регистра сдвига, инверсный выход второго разряда которого соединен с первым входом третьей группы входов второго элемента И-ИЛИ, выход которого соединен с входом сброса первого триггера, вторые входы первой, второй и третьей группы входов второго элемента И-ИЛИ соединены соответственно, с первым входом готовности блока, с вторым входом готовности блока, с выходом третьего элемента 4 ЛИ, выход третьего триггера соединен с цервым входом третьего элемента ИЛИ, с вторым входом второго элемента ИЛИ, с вторым входом второго элемента И и с первым выходом разрешения блока, выход четвертого триггера соединенс вторым входом первого элемента ИЛИ,с вторым входом третьего элемента ИЛИ,с вторым входом третьего элемента И,с управляющим входом мультиплексора5и с вторым выходом разрешения блока,выходы второго и третьего элементов Иявляются соответственно первым и вторым выходами конца операции блока,выходы первого и второго элементов ИЛИ 10соединены с входами сброса соответственно третьего и четвертого триггеров, информационные входы третьего ичетвертого триггеров соединены с вы- ходами соответственно четвертого и 15пятого элементов И, первые входы четвертого и пятого элементов И соединены с соответствующими разрядами соответственно первого и второго входоврежима блока, вторые входы четвертого и пятого элемента И соединены с . соответствующими разрядами соответст", венна второго и первого входов режима блока, третий инверсный вход пятого элемента И соединен с выходом четвер того элемента И, первые входы первой и второй групп входов мультиплексора соединены с соответствукщими разрядами первого входа режима блока, вторые входы первой и второй групп входов 30 мультиплексора соединены с соответствующими разрядами второго входа режима блока, первый инверсный выход мультиплексора соединен с вторым входом первой группы входов первого элемен та И-ИЛИ, второй вход второй группы входов которого соединен с выходом пятого триггера, информационный вход которого соединен с вторым выходом мультиплексора, вход синхронизации 40 пятого триггера соединен с вторым разрядом выхода регистра сдвига.3. Устройство по п. 1, о т л и - ч а ю щ е е,с я тем, что интерфейсный блок содержит регистр, три триг гера, четыре элемента И, два элемента НК, элемент И-ИЛИ и коммутатор, причем выход первого элемента И соединен с входом записи регистра, с пер выми входами второго и третьего эле ментов И, с первым входом первой группы входов элемента И-ИЛИ и с выходом записи блока, выход второго элемента И соединен с входом установки первоготриггера, вход сброса которого соединен с вторым входом второго элемента И и с соответствующим разрядом второго входа режима .блока, выход первого триггера соединен с первым входом четвертого элемента И, второй вход кото-. рого является входом признака блокиФровки блока, выход четвертого элемен та И соединен с выходом блокировки, блока и с соответствующим разрядом выхода режима блока, второй вход первой группы входов элемента И-ИЛИ соединен с входом первого элемента НЕ, с первым разрядом информационного входа регистра и с соответствукицим разрядом второго входа режима блока, первый вход второй группы входов элемента И-ИЛИ соединен с входами сброса второго триггера и регистра, с входом второго элемента НЕ и с входом конца операции блока, второй вход второй группы входов элемента И-ИЛИ соединен с выходом третьего триггера и с выходом разрешения блока, выход элемента И-ИЛИ соединен с управляющим входом коммутатора, выход которого .: является выходом готовности блока, вход установки третьего триггера соединен свыходом третьего элемента И, второи вход которого соединен с выходом первого элемента НЕ, вход сброса трет;его триггера соединен с входом синхронизации второго триггера, с первым входом первого элемента И, с соот" ветствукщим разрядом второго входа режима блока и с соответствующИм разрядом выхода режима, второй вход первого элемента И является входом опознавания адреса блока, третий вход первого элемента И соединен с выходом второго элемента НЕ, четвертый вход первого элемента И соединен с инверсным выходом второго триггера, информационный вход которого соединен с вторым разрядом выхода регистра и с соответствующим разрядом выхода режима блока, первый разряд выхода регистра соединен с соответствунзцим разрядом выхода режима блока.1587527 г.Я орректор Л. Патай шева еда Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 10 Заказ ВНИИП Составитель В. Гера Техред Л.Сердюков 21 Тираж 566 Подписноеосударственного комитета по изобретениям и открытиям при113035, Москва, Ж, Раушская наб д, 4/5Изобретение относится к вычислительной технике и может быть иополь-,зовано при создании мультипроцессорных систем с общей памятью. 5Цель изобретения - повышение быстродействия при обращении к памяти коллективного пользования за счет совме"щения во времени процесса записи водном из процессорных интерфейсов с 10процессом записи или чтения в другомпроцессорном интерфейсе,На фиг. 1 изображена структурнаясхема устройства сопряжения с памятьюколлективного пбльзования; на фиг.2 - 15структурная схема блока управления;на Фиг. Э " структурная схема;интерфейсного блока,Устройство сопряжения с памятьюколлективного пользования (фиг. 1) 20содержит блок 1 управления, первый ивторой коммутаторы 2 и Э, первый ивторой узлы 4 и 5 опознавания адреса,первую и вторую адресные вставки 6 и7, первый и второй блоки 8 и 9 интерФейсные, первый и второй регистры 10и 11, третий и четвертый коммутаторы12 и 13, первый процессорный интерФейс, включающий в себя первый входвыход 14 данных, первый вход 15 адреса и первый вход 16 режима, второй.процессорный интерфейс, включающий всебя второй вход-выход 17 данных, вто-,рой вход 18 адреса и второй вход 19режима, а также интерфейс устройствадля подключения памяти, включающий всебя третий вход-выход 20 данных, выход 21 адреса и выход 22 режима. Блок управления (Фиг. 2) содержит первый, второй, третий, четвертый триггеры. 23 - 26, первый, второй, третий, четвертый и пятый элементы И 27- 31, первый, второй и третий элементы ИЛИ 32-34, пятый триггер 35, первый и второй элементы И-ИЛИ 36 и 37, тактовый генератор 38, мультиплексор 39, регистр. 40 сдвига, первый вход режима, включающий в себя вход 41 признака обмена, вход 42 запрета, вход 43 маркера и вход 44 записи, второй вход режима, включающий в себя вход 45 признака обмена, вход 46 запрета, вход 47 маркера и вход 48 записи, содержит также первый и второй входы 49,50 готовности, первый и второй выходы 51 и 5255 маркера, первый и второй выходы 53 и 54 разрешения, первый и второй 55 и 56 выходы конца операции. Интерфейсный блок (фиг, 3) содержит регистр 57 режима, шестой, седьмой и восьмой триггеры 58 - 60, шестой элемент И 61, третий элемент И-ИЛИ 62, седьмой, восьмой и девятый элементы И 63-65, первый, второй элементы НЕ 66 и 67, пятый коммутатор 68, вход 69 опознавания адреса, вход 70 конца операции, вход 71 признака блокировки, вход режима, включающий в себя вход 72 маркера, вход 73 записи и вход 74 монопольности, содержит также выход 75 разрешения, выход 76 записи и выход 77 блокировки, выход 78 готовности, а также выход режима, включающий в себя выход 79 запрета, выход 80 маркера, выход 81 признака обмена и выход 82 записи.Рассмотрим работу устройства в режиме записи в память:коллективного пользования.Перед началом работы (после подачи напряжения питания) устройство приводится в исходное состояние (элементы и цепи схемы приведения устройства управления памятью коллективного пользования в исходное состояние условно не показаны).Работа устройства управления памятью начинается при наличии на входах 16 или 19 режима первого или вто-. рого процессорных интерфейсов сигнала "Маркер".В режиме "Запись" в память коллективного пользования на входе 15 адреса процессорного интерфейса, например первого, выставляется адрес ячейки памяти, на входе-выходе 14 данных . данные, на входе режима 16 - сигналы ЗАПИСЬ и МАРКЕР.Узел 4 опознавания адреса устройст. ва управления памятью (фиг, 1) сравнивает .код первой адресной вставки 6 с кодом по входу адреса 15 первого процессорного интерфейса. При совпадении кодов, т,е. опознании адреса памяти коллективного пользования, сигнал высокого уровня с выхода первого узла 4 опознавания адреса подается на первый интерфейсный блок 8 на его вход 69 опознавания адреса (фиг, 3) и далее на второй вход шестого элемента И 61.В исходном состоянии регистр 57 режима и шестой триггер 58 интерфейсного блока находятся в нулевом (сброшенном) состоянии и логическая единица с инверсного выхода шестого триг27оде третьего элемента И-ИЛИ 62,и, какследствие, к исчезновению сигнала ло.гической единицы на выходе последнего.Исчезновение сигнала логической единицы с выхода третьего элемента И-ИЛИ 62на вход разрешений коммутатора 68,приводит к снятию сигнала "Готовность"на выходе 78 первого интерфейсногоблока 8.Вход маркера 72 первого интерфейсного блока 8 соединен с входом синхронизации шестого триггера 58, поэтомупри снятии сигнала "Маркер" заднимфронтом последнего осуществляется запись в шестой триггер 58 сигнала логической единицы с выхода нулевогоразряда регистра,57 режима., Сигнал логического нуля с инверсного выхода шестого триггера 58 подается на четвертый вход шестого элемента И 6 1 и блокирует работу первого интерфейсного блока 8 при приходеследущего сигнала "Маркер", если последний приходит до завершения процедуры обмена информацией устройства с памятью коллективного пользования, т.е.до перезаписи данных из первого регистра 10 (фиг, 1) в память коллективного пользования.Рассмотрим как осуществляется процедура перезаписи информации из устройства сопряжения с памятью каплективного пользования в режиме "Запись".После записи в первый регистр 10информации с шин первого процессорного интерфейса и записи регистра 57режима первого интерфейсного блока 8на входах устройства 1 управления(фиг. 2) устанавливаются следующие,сигналы: сигнал логической единицы на, входе 41 признака обмена, подающийсяс выхода 81 признака обмена выхода режима первого интерфейсного блока 8;сигнал логической единицы на входе 44.записи, подающийся с выхода 82,запи,си, выхода режима первого интерфейсного блока 8,В исходном состоянии триггеры устройства 1 управления, первый 23, второй 24 триггеры и регистр сдвига 40установлены в ноль.На первом входе второго 28 элемента И присутствует сигнал логическойединицы с входа 41 признака обмена,на втором входе второго элемента И 28. -высокий уровень, обусловленный отсутствием сигнала "Запрет" на входе 46запрета. 15875 гера 58 подается на четвертый вход шестого элемента И 61, на третьем входе которого присутствует сигнал логической единицы с выхода второго элемента НЕ 67, обусловленный отсут 5 ствием на входе последнего управляющего сигнала, т.е. наличием на управляющем входе 70 уровня логического нуля.1 ОПоявление высокого уровня сигнала "Маркер" на входе маркера 72, а следо" вательно, на первом входе шестого 61 элемента И приводит к появлению на выходе последнего сигнала логической единицы, передний франт которого является стробом записи регистра 57 режима.Этот же сигнал с выхода 76 записи первого интерфейсного блока подается на вход синхронизации первого регистра 10 устройства (Фиг, 1) и передним фронтом осуществляет запись в первый регистр 10 информации с входов 14-16 первого процессорного интерфейса.В нулевой разряд регистра 57 режима первого интерфейсного блока 8 записывается логическая единица с соответствукщего входа регистра, а в первый разряд - логическая единица сигнала "Запись" с входа 73 записи интерфейсного блока.Наличие логической единицы сигнала "Запись" на первом входе третьего 62 элемента И-ИЛИ и логической единицы с выхода шестого элемента И 61 натретьем входе третьего элемента. И-ИЛИ 62 является условием для появления сигнала логической единицы на выходе последнего. Сигнал логи ческой единицы с выхода третьего элемента И-ИЛИ 62 подается на вход раврешения пятого коммутатора 68 и разрешает прохождение логической единицы с информационного входа последнего на 45 выход, который является выходом 78 готовности интерфейсного блока,Сигнал с выхода 78 первого интерфейсного блока 8 (фиг. 1) является сигналом Готовность от устройства, 50 по получении которого процессор завершает обмен по интерфейсу, т.е. снимает сигнал "Маркер" и всю информацию с входов процессорного интерфейса.Снятие сигнала "Маркер" на входе маркера 72 (фиг, 3) первого интерфейсного блока 8 приводит к исчезновению сигнала логической единицы на выходе шестого элемента И 61, на третьем вхо1587527 Сигнал логической единицы с выхо,да второго элемента И 28 по ближайше-му (условно первому) переднему фронту сигнала тактового генератора 38взводит первый 23 триггер, сигнал логической единицы с выхода которогоподается на второй вход второго эле-".:мента ИЛИ 33. При этом, сигнал логической единицы с выхода второго эле Омента ИЛИ 33 подается на вход сбросавторого триггера 24 и удерживает последний в исходном состоянии. Сигналвысокого уровня с выхода первого триггера 23 подается на первый выход 53разрешения устройства 1 управления идалее на вход разрешения первого коммутатора 2 и разрешает прохождение инФормации, записанной в первом регистре 10, через коммутатор на выход уст ройства для подключения памяти. Сигнал логической единицы с выхода первого триггера 23 подается также напервый вход третьего элемента ИЛИ 34,а с выхода последнего на седьмой вход 5второго элемента И-ИЛИ 37, при этомна шестом входе второго элементаИ-ИЛИ 37 присутствует сигнал логической единицы с инверсного выходавторого разряда регистра 40 сдвига, 30что является необходимым и достаточным условием.для появления на выходевторого элемента И-ИЛИ 37 сигнала логической единицы, который подаетсяна вход сброса третьего триггера 25и разрешает взведение (запись) триггера в единичное состояние по следующему (условно второму) переднемуфронту сигнала тактового генератора.В исходном состоянии сигнал низко го уровня, приходящий с выхода второго элемента И-ИЛИ 37 на вход сбросатретьего триггера 25, удерживал последний в сброшенном (нулевом) состоянии, и сигнал низкого уровня, подаю. щийся с выхода третьего триггера 25на второй вход первого элемента И 27,блокировал прохождение сигнала тактового генератора через первый элементИ 27 на вход синхронизации регистра40 сдвига,После того как третий триггер 25вэводится в единичное состояние, сигнал логической единицы с его выхода,приходящий на второй вход первого зле мента И 27, разрешает прохождение сигнала тактового генератора 38 черезпервый элемент И 27 на вход синхронизации регистра 40 сдвига,По передним фронтам сигнала тактового генератора на входе синхрониза%ции регистра 40 сдвига осуществляетсявапись и последовательный сдвиг логической единицы с информационного входа последовательного сдвига на выходынулевого, первого, второго разрядоврегистра 40 сдвига.Сигнал логической единицы с прямого выхода второго разряда регистра 40сдвига подается на первый выход 51маркера блока 1 управления и далее че -рез открытый первый коммутатор 2(фиг. 1) на выход устройства для подключения памяти и является сигналом"Маркер ЗУ" выхода 22 режима,Таким образом, осуществляется задержка сигнала "Маркер ЗУ" на выходе22 режима относительно сигналов на инФормационном 20 и адресном 21 выходахустройства для подключения памяти.Задержка сигнала "Маркер ЗУ" осуще.ствляется на три периода сигнала тактового генератора,Далее работа блока, 1 управленияосуществляется следующим образом.Запись логической единицы во вто"рой разряд регистра 40 сдвига приводит к появлению на инверсном выходевторого разряда регистра 40 сдвигасигнала низкого уровня, который подается на шестой вход второго элементаИ-ИЛИ 37. Сигнал низкого уровня с вы-.хода второго элемента И-ИЛИ 37 сбрасывает третий триггер 25 в нулевоесостояние, а низкий уровень сигналана выходе последнего блокирует прохождение сигналов тактового генератора38 через первый элемент И 27 на входсинхронизации регистра 40 сдвига.,Дальнейший сдвиг логической единицыпо разрядам регистра 40 сдвига не осуществляется,т;е. единица в третьемразряде регистра 40 сдвига не появляется.Прямой выход второго разряда регистра 40 сдвига соединен также с входом синхронизации пятого 35 триггера.По переднему фронту сигнала логической единицы на прямом выходе второгоразряда регистра 40 сдвига в пятыйтриггер 35 записывается высокий уровень сигнала "Запись" с второго выхода мультиплексора 39,1 Причем сигнал "Запись" высокогоуровня с входа 44 записи проходит навторой выход мультиплексора 39, таккак на входе управления мультиплексора присутствует низкий уровень сигнала с выхода второго триггера 24, находящегося в нулевом (сброшенном).состоянии,5После появления сигнала "МаркерЗУ" на выходе 22 режима происходитзапись в память коллективного пользования данных с выхода 20 данных и позавершении процедуры записи память выставляет сцгнал "Готовность ЗУ 1, который поступает на первый вход 49 блока 1 управления.СНГнал ВысокОГО. урОВня ( ГотОВность ЗУ") с первого входа 49 готовности блока управления подается начетвертый вход второго элемента И-ИЛИ37,на третьем входе которого присутствует сигнал логической единицы спрямого выхода второго разряда регистра 40 сдвига, что является условиемпоявления на выходе второго элементаИ-ИЛИ 37 сигнала логической единицы.Третий триггер 25 разблокируется по:5входу сброса и ближайшим переднимФронтом сигнала тактового генераторапереключается в единичное состояние,разрешая прохождение через первый элемент И 27 сигналов тактового генератора 38 на вход синхронизации регистра 40 сдвига,В регистре 40 сдвига происходитсдвиг логической единицы в третий разряд к си 1 нал ВысокОГО урОВня с Выхо 3да третьего разряда подается на вторые входы четвертого 30 и пятого 31элементов И, а также на первый внодвторого элемента И-ИЛИ 37.Причем высокий уровень сигнала напервом входе второго элемента И-ИЛИ37 является условием, подтверзщающнмналичие на его выходе сигнала логической единицы, Третий триггер 25 несбрасывается и не блокирует прохожде ние сигналов тактового генераторачерез первый элемент И 27 на вход синхронизации регистра 40 сдвига,На первом входе четвертого элемента И 30 присутствует сигнал логической единицы с выхода первого триггера 23, поэтому когда на втором входе,четвертого элемента И 30 появится,сигнал высокого уровня (произойдетсдвиг логической единицы в третийазряд регистра сдвига), то на выходеетвертого элемента И 30 появится сигнал логической единицы, который черезпервый 55 интерфейсный выход устройства 1 управления подается на вход 70 .конца операции первого интерфейсногоблока 8,Сигнал логической единицы на входе70 первого интерфейсного блока (ФНГ.З)сбрасывает регистр 57 режима и шестойтриггер 58, при этом в первом интерФейсном блоке 8 снимаются сигналы логической единицы на выходе признака81 обмена и выходе 82 записи.Логическая .единица с инверсного выхода шестого триггера 58 подается начетвертый вход шестого элемента И 61,однако на третьем входе последнегоприсутствует логический ноль с выхода второго элемента НЕ 67, на вход которого поступает сигнал, логическойединицы с входа 70.Таким образом, шестой элемент И 61остается заблокированным на Время наличия сигнала логической единицы навходе 70 первого интерфейсного блока 8.Сдвиг логической единицы в четвертый разряд сдвигового регистра 40устройства управления приводит к появлению сигнала логической единицы начетвертом входе первого элементаИ-ИЛИ 36, причем на втором входе последнего, присутствует логическая единица с выхода пятого триггера 35, вкотором записан высокий уровень сигнала "Запись".Наличие логических единиц на втором и четвертом входах первого элемента И-ИЛИ 36 является условием появления на выходе последнего сигнала логической единицы, который переднимФронтом сигнала тактового генератора38 записывается в четвертый триггер 26.Логическая единица с выхода четвертого триггера 26 сбрасывает регистр40 сдвига и через первый элементИЛИ 32 сбрасывает первый триггер 23,а через второй элемент ИЛИ 33 удерживает:в .сброшенном состоянии второйтриггер 24, При этом снимается разрешающий сигнал логической единицы навыходе 53 разрешения подключения сни"мается сигнал на первом управляющемвыходе 51 и сигнал на первом выходе55 конца операции блока 1 управления.Первый коммутатор 2 устройства сопряжения с памятью коллективного пользования (Фиг. 1) закрывается и снимает информацию на выходе адреса 21,третьем входе-выходе 20 и снимает сигЮналы "Запись" и "Маркер ЗУ" на выходе 22 режима устройстваЭтим завершается обмен устоойства , управления памятью с памятью коллективного пользования в режиме "Запись"Сброс регистра 40 сдвига (фиг. 2) устройства 1 управления, первого 23 и второго 24 триггеров приводит к появлению на выходе второго 37 элемента И-ИЛИ сигнала логического нуля, который сбрасывает третий триггер 25, что в свою очередь блокирует прохождаиие через первый элемент И 27,сигналов тактового генератора 38 на вход 15 синхронизации регистра 40 сдвига.Сигнал логического нуля с выхода первого элемента И-ИЛИ 36, возникающий в результате обнуления четверто-. го разряда регистра 40 сдвига, следу- р ющим передним фронтом сигнала тактового генератора будет записан в четвертый триггер 26.Записью нуля в четвертый 26 триггер снимается сигнал сброса на пер вых входах первого 32 и второго 33 элементов ИЛИ, а следовательно, и на выходах сброса первого 23 и второго24 триггеров и снимается сигнал сбро,са на входе сброса регистра 40 сдвига.3 рСнятие сигнала логической единицы на входе конца операции 70 первого интерфейсного блока 8 (фиг. 3) снимает сигналы сброса на входах сброса шестого 58 триггера и регистра 57 ре жима и через второй элемент НЕ 67 разблокирует шестой элемент И 61. Таким образом, все элементы уст ройства 1 управления и первого интер 4 фейсного блока 8 приводятся в исходное состояние и устройство управления памятью готово к дальнейшей рабой те.В режиме "Чтение" данных из памяти 45 коллективного пользования на входе 15 адреса процессорного интерфейса, например первого, выставляется адрессчитываемой ячейки памяти, а на входе режима 16 - сигнал "Чтение", являЮ 50 щийся инверсией сигнала "Запись", и сигнал "Маркер".После распознавания адреса памяти коллективного пользования логическая единица с"выхода пеРвого узла опозна вания адреса подается на вход б 9 пер вого интерфейсного блока 8 (фиг. 3) и далее на второй вход шестого элемента И 61. Появление высокого уровня сигнала "Маркер" на входе маркера 72, а следовательно, и на первом входе шестого элемента И 61, приводит к появлениюна выходе последнего сигнала,логической единицы.Передний фронт сигнала с выхода шестого элемента И 61 является стробом записи регистра 57 режима и стробом записи первого регистра 10 устройства сопряжения с памятью коллективного пользования (фиг, 1). В первый регистр 10 записываетсяадрес с входа 15 адреса и сигнал"Чтение" с входа 16 режима первогопроцессорного интерфейса.В нулевой разряд регистра 57 режима первого интерфейсного блока 8(фиг. 3) записываетсялогическая единица, а в первый разряд - логическийноль сигнала "Чтение" с входа 73 записи первого интерфейсного блока 8.Логический ноль сигнала "Чтение"на первом входе третьего элементаИ-ИЛИ 62 исключает появление сигналавысокого уровня на выходе последнегопри приходе на третий его вход сигналлогической единицы с выхода шестогоэлемента И 61,Логический ноль с выхода третьегоэлемента И-ИЛИ 62 блокирует коммутатор 68.Низкий уровень сигнала "Чтение"на входе первого элемента НЕ 66 обес.печивает на его выходе уровень логической единицы, который подается навторой вход элемента И 65. При приходе на первый вход элемента И 65 сигнала логической единицы с выхода шес- .того элемента И 61, на выходе третьего элемента И-НЕ 65 появляется логический ноль, подающийся на вход установки в единицу седьмого триггера 59,Седьмой триггер 59 устанавливаетсяв единичное состояние, так как на еговходе установки в ноль присутствуетлогическая единица сигнала "Маркер"с входа маркера 72.Логическая единица с выхода седьмо.го 59 триггера поступает на четвертыйвход третьего элемента И-ИЛИ 62 и навыход 75 разрешения первого интерфейсного блока: 8.Сигнал высокого уровня с выхода 75разрешения первого интерфейсного блока 8 (фиг. 1) открывает третий коммутатор 12, разрешая прохождение данныхс входа-выхода 20 данных устройства для подключения памяти на вход-выход 14 данных первого процессорного интерйейса.На входах блока 1 управления (фиг. 2) устанавливаются следуницие сигналы: сигнал логической единицы на входе 41 признака обмена; сигнал логической единицы на входе 43 маркера, 1 О подающийся с выхода маркера 80 первого интерйейсного блока (фиг. 3); сигнал логического нуля на входе 44 записи, подающийся с выхода 82 записи первого интерфейсного блока 8, 15На первом входе второго элемента И 28 устройства 1 управления (фиг . 2)присутствует логическая единица с входа 41 признака обмена, на втором входе - логическая единица, обусловленная отсутствием сигнала "Запрет" на входе 46 запрета с выхода 79 запрета второго интерфейсного блока 9 (йиг. 3).Сигнал логической единицы с выхода 25 второго элемента И 28 ближайшим передним фронтом сигнала тактового генератора 38 взводит первый триггер 23.Логическая единица с выхода первого триггера 23 через первый выход 53 30 разрешения открывает первый коммутатор 2 (йиг. 1) и разрешает прохождение на выход 21 адреса, записанного в первом регистре 10,35Логическая единица на выходе перво. го триггера 23 устройства 1 управления (йиг. 2) через второй элемент ИЛИ 33 удерживает в нулевом состоянии второй триггер 24, а через третий эле мент ИЛИ 34 подается на седьмой вход второго элемента И-ИЛИ 37, на шестом входе которого присутствует логическая единица с инверсного выхода второго разряда регистра 40 сдвига. Это является условием появления на выходе второго элемента И-ИЛИ 37 логичес" кой единицы, которая подается на вход сброса третьего триггера 25 и разрешает запись в последний логичес кой единицы передним (условно вторым) йронтом сигнала тактового генератора 38,Логическая единица с выхода третье. го триггера 25 подается на второй вход первого элемента И 27, разрешая прохождение через последний сигналов тактового генератора 38 на вход син,хронизации регистра 40 сдвига. Передними фронтами сигналов такто ваго генератора 38, проходящих через первый элемент И 27 на вход синхронизации регистра 40 сдвига, осуществляется запись и сдвиг логической едини" цы в первый, а затем и во второй разряд регистра 40 сдвига.Сдвиг логической единицы во второй разряд регистра 40 сдвига приводит к появлению логического нуля на инверс- ном выходе второго разряда регистра 40 сдвига, Логический ноль с инверсного выхода второго разряда регистра 40 сдвига подается на шестой вход второго элемента И-ИЛИ 37, что приводит к появлению на выходе последнего ло". гического нуля, который подается на вход сброса третьего триггера 25 и сбрасывает его, Логический ноль с выхода третьего триггера 25 блокирует прохождение через первый элемент И 27 сигналов тактового генератора 38 на вход синхронизации регистра 40 сдви-. га.Таким образом прекращается даль-. нейший сдвиг логической единицы в третий и четвертый разряды регистра .40 сдвига. Передним фронтом сигнала логической единицы с прямого выхода второго разряда регистра 40 сдвига в пятый триггер 35 записывается логический ноль сигнала "Чтение" с второго выхода мультиплексора 39.Причем на второй выход мультиплексора 39 сигнал "Чтение" низкого уровня проходит с входа 44 записи, так как на управляющем входе мультиплексора 39 присутствует логический ноль с выхода второго триггера 24.Сигнал логической единицы с прямого выхода второго разряда регистра 40 сдвига подается на первый выход 51 маркера блока 1 управления и далее через открытый первый коммутатор 2: (фиг. 1) подается на выход 22 режима устройства и является сигналом "Маркер ЗУ"Таким образом осуществляется задержка сигнала "Маркер ЗУ" на выходе 22 режима относительно сигналов на выходе 21 адреса устройства.После того как на выходе 21 адреса появляется адрес, на выходе 22 режима появляется сигнал "Чтение" и сигнал "Маркер ЗУ", память выставляет данные на входе-выходе 20 данных исигнал "Готовность ЗУ". Данные с входа-выхода 20 данных устройства через открытый коммутатор 12 проходят на вход-выход 14 данных первого про 5 цессорного интерфейса.Сигнал "Готовность ЗУ" подается на первый. вход 49 готовности блока 1 уп,равления (Фиг; 2).Логическая единица "Готовность ЗУ" 10 с первого входа 49 готовности подается на четвертый вход второго элемента И-ИЛИ 37, на третьем входе которого присутствует логическая единица с прямого выхода второго разряда регист.15 ра 40 сдвига, Наличие логических единиц на третьем и четвертом входах второго элемента И-ИЛИ 37 является условием появления на выходе последнего сигнала логической единицы. Логичес кая единица с выхода второго элемента И-ИЛИ 37 подается на вход сброса третьего триггера 25, разрешая запись в последний логической единицы ближайшим передним фронтом сигнала тактово го генератора 38.Логическая единица с выхода третьего триггера 25 разрешает прохождение через первый элемент И 27 сигналов тактового генератора 38 на вход син хронизации регистра 40 сдвигаВ регистре 40 сдвига происходит сдвиг логической единицы в третий разряд и сигнал логической единицы с выхода третьего разряда подается на вторые входы четвертого 30 и пятого 31 элементов И, а также на первый вход второго элемента И"ИЛИ.Причем логическая единица на первом входе второго элемента И-ИЛИ 37 явля ется условием, подтверждающем наличие логической единицы на его выходе.На первом входе четвертого элемента И 30 присутствует логическая еди" ница с выхода первого .триггера 23,. 45 поэтому появление на втором входе четвертого элемента И 30 логической единицы с выхода третьего разряда регистра 40 сдвига приводит к появле" нию на выходе четвертого элемента И 50 30 сигнала логической единицы, который через первый выход 55 конца операции блока 1 управления подается на вход 70 первого интерфейсного блока 8 (Фиг, 3). 55Сигнал логической единицы на входе 70 конца операции сбрасывает регистр 57 режима, что приводит к снятию сигнала признака обмена на выходе 81 первого интерфейсного блока 8и к снятию логической единицы на информационном входе шестого триггера 58,Логическая единица с входа 70 конца операции подается на второй входтретьего элемента И-ИЛИ 62, на четвертом входе которого присутствуетлогическая едкица с выхода седьмоготриггера 59. Логические единицы навтором и четвертом входах третьегоэлемента И-ИЛИ 62 являются условиемпоявления на его выходе сигнала логической единицы, который подается навход разрешения пятого коммутатора68 и разрешает прохождение логическойединицы с информационного входа последнего на выход 78 готовности первого интерфейсного блока 8,Сигнал с выхода готовности первого интерфейсного блока 8 (фиг. 1) является сигналом "Готовность" от устройства сопряжения с памятью коллективного пользования. По сигнаЛу "Готовность" процессор считывает.данныес входа-выхода 14 данных первогопроцессорного интерфейса и завершаетобмен с памятью коллективного пользования в режиме чтения данных. Приэтом на входе 15 адреса первого процессорного интерфейса снимается адрес; а на входе 16 режима снимаетсясигнал "Маркер".Логический ноль на входе 72 маркера первого интерфейсного блока 8(Фиг. 3) устанавливает в ноль седьмой59 триггер, что приводит к появлениюлогического нуля на выходе 75 разрешения и на четвертом входе третьегоэлемента И-ИЛИ 62 блокирует пятыйкоммутатор 68, что приводит к снятиюсигнала "Готовность" на выходе 78.Таким образом, на входе-выходе14 данных (фиг1) первого процессорного интерфейса снимаются данные (зак-:рывается третий коммутатор 12) и снимается "Готовность".Сдвиг логической единицы в четвертый разряд регистра 40 сдвига блока .управления (Фиг. 2) приводит к появлению сигнала логической единицы с выхода четвертого разряда регистра 40сдвига на четвертом и третьем входахпервого элемента И-ИЛИ 36.На втором входе первого элементаИ-ИЛИ 36 присутствует логический нольсигнала "Чтение", записанный в пятыйтриггер 35, поэтому логическая едини 18171587527ца на выходе первого элемента И-ИЛИ 36 появится только при появлении логической единицы на его первом входе,На первый вход первого элемента И-ИЛИ 36 подается сигнал с первого выхода мультиплексора 39, являющийся инверсией сигнала на входе маркера 43.Снятие в первом процессорном интерфейсе сигнала "Маркер"приводит к по явлению логического нуля на входе маркера 43 первого входа режима устройства 1 управления, при этом на первом выходе мультиплексора 39 появляется логическая единица и, как следствие, появляется логическая единица на выходе первого элемента И-ИЛИ 36.Логическая единица с выхода первого элемента И-ИЛИ 36 подается на информационный вход четвертого 26 триг ,гера и ближайшим передним фронтом сигнала тактового генератора 38 будет записана в четвертый триггер 26.Логическая единица с выхода;нетвер:того триггера 26 сбрасывает регистр 25 сдвига 40 и через первый элемент ИЛИ 32 сбрасывает первый триггер 23, а через второй элемент ИЛИ 33 удерживает в нулевом (сброшенном) состоянии второй триггер 24, 30Сброс в ноль первого триггера 23 и разрядов регистра 40 сдвига приводит к появлению на выходе второго элемента И-ИЛИ 37 логического нуля, который сбрасывает третий триггер 25. Логический ноль с выхода третьего, триггера 25 блокирует прохождение через первый 27 элемент И сигналов так-, тового генератора 38 на вход синхронизации регистра 40 сдвига, 40Сброс первого триггера 23 и регист. ра 40 сдвига приводит к снятию сигнала разрешения на выходе 53, сигналаМаркер ЗУ" на выходе 51 и к снятию . сигнала логической единицы на первом 45 выходе 55 конца операции.Логический ноль с выхода четвертого разряда регистра 40 сдвига дает логический ноль на выходе первого элемента И-ИЛИ 36, который следующим пе 50 редким фронтом сигнала тактового генератора 38 записывается в четвертый триггер 26, что приводит к снятию сиг-налов сброса на входах сброса первого 23, второго 24 триггеров и на входе сброса регистра 40 сдвига.Логический ноль на входе 70 конца операции первого интерфейсного блока (фиг. 3) подается на вход второго элемента НЕ 67 и логическая единица с выхода последнего разблокирует шестойэлемент И 61,Режим монопольного обращения к памяти коллективного пользования со стороны любого из двух процессорных интерфейсов (например, первого) можетинициироваться как в режиме записи,так и в режиме чтения. Этот режим отличается от описанных тем, что при наличин .сигнала "Маркер" на входе маркера 72, например, первого интерфейсного блока 8, на входе 74 монопольнос"тичоявляется сигнал логической единицы, который взводит восьмой триггер60, и при отсутствии сигнала запретана входе 71 признак блокировки от второго интерфейсного блока 9, на выходе77 блокировки и выходе 79 запрета появится уровень логического нуля, кото"рый запрещает формирование аналогичных сигналов во втором интерфейсномблоке 9, а также по входу 42 запретаблока 1 управления (фиг. 2) запрещаетпрохождение на элементы блока 1 управления сигнала признака обмена от второго интерфейсного блока 9 по входу45 признака обмена,Окончание монопольного режима происходит сразу же после снятия сигнала - монопольности на входе 74 монопольнос ти первого интерфейсного блока 8, т.е. после окончания нужного числа обращений к памяти коллективного пользования.формула изобретения1. Устройство для сопряжения с памятью коллективного пользования,содержащее блок управления,первый и второй коммутаторы, два узла опознавания адреса, причем, первый и второй выходы разрешения блока управления соединены с входами разрешения соответст-.венно первого и второго коммутаторов,, первый,аторой и третий выходы первого , коммутатора соединены соответственнос первым, вторым и третьим выходами вто-рого коммутатора и соответственно свходом-выходом данных, выходом адреса и выходом режима устройства, информационные входы первого и второго узловопознавания адреса соединены соответственно с первым и вторьм входамиадреса устройства, о т л и ч а ющ е е с я тем, что, с целью повыше