Устройство для вычисления сумм произведений

1020818 мого коца в дополнительный, управляющие.вхоцы которых соединены с вхоцами знаков соответственно первых и вторыхмножимых и множителей устройства, выхоцы первого и второго преобразователейпрямого кода в аополнительный подключенысоответственно к первой и второй группамвходов третьего комбинационного сумматора, выхопы Й+3) млацших разрядовкоторого подключены к соответствующимвхопам первой группы входов (к+3) млаа"ших разрядов четвертого комбинационного сумматора, вхоцы первой группывхопов В+4)-го и Й+5)-го разрядовкотсрого соединены с выхопом старшего (к+4)-го разряда третьего комбинационного сумматора, вторые вхоаы раэряцов четвертого комбинационного сумматора с второго по (к+3)й попключены квыхопам (к,+2) младших раэряцов регист 1Изобретение относится к цифровой вы числительной технике и может бьггь исполь. эомно при построении специализированных вычислительных систем.Известно устройство цля вычисления сумм произведений, соцержашее цва сумматора, регистры разности и суммы, бло коммутаторов, регистры хранения частич ного результата и многовхоаовой сумматор ЯЭто устройство работает в избьггочной двоичной системе счисления и требует преобразования множимых в избыточный цвоиный коп, а множителей в коц, содержащий только 1 или 1, что является недостатком устройства,Наиболее близким к предлагаемому является устройство цля умножения, со 4 цержашее регистр множимого и регистр множителя, вхоцы которых являются входами множимого и множителя устройства, а выходы поцключены к первым и вторым вхопам блока элементов И, выходы которого соецинены с информационными вхоцами коммутатора, управляющие входы которого попключены к выходу блока анализа знака, вхоцы которого являются вхопами множимого и множителя устройства, выхоцы коммутатора соецинены с первой группой входов многовхоцоЗО вого сумматора в избыточной двоичной системе счисления, вторая группа вхоаов ра результата, входы которого попключены соответственно к выходам (1+3) млад ших разряпов и 1+5)-го разряда четвер того комбинационного сумматора, выхо цы (1+4)-го и (к+5)-го раэряцов которо 1го подключены соответственно к первому и второму вхоаам второго регистра задержки, выхоаы которого соединены с вхоцами сумматора в избыточной авои- ной системе счисления, а третий и четвертый вхоцы попключены к выходам (к,+3)-го и (44)-го старших разрядов регистра результата,выхоц О(+4)-го разряда которого соецинен также с вторымивхопами (1+4)-го и (1+5)-го разряаов четвертого комбинационного сумматоРа, выходы сумматора в избыточной двоичной . системе счисления являются выходами результата устройства. 2и выхоцы которого соединены соответственно с выхоцами и вхоцами первого и второго регистров результата, и регистр записи, вькопы которого подключены к управляюшим вхопам регистра множителя 2 .Недостатком устройства является сложность алгоритма умножения, что требует больших аппаратурных затрат, и получение только произведения двух чисел.Цель изобретения - упрощение устройства и расширение функциональных возможностей, заключающееся в получении суммы двух проиэвецений.Для постижения поставленной цели устройство аля вычисления сумм произведений, соцержашее регистры первого множимого и первого множителя, информацион ные вхоцы которых соединены с шинами соответственно первого множимого и первого множителя устройства, а управляющие входы поцключены к вькопам регистра записи, сумматор в избыточной цвоичной системе счисления, выходы которого являются выхоцами устройства, первый блок элементов И, первые вхоаы элементов И которого соецицень с соответствуюшими выходами регистра первого множителя и регисгр результата, содержит первый и второй 6+1-разрядные) комбинационные сумматоры, третий (к+4-разрядный) комбинационный сумматор, четвертый +184четвертого комбинационного сумматора,Э 10208 5-разрядный) комбинационный сумматор, регистры второго множимого и второго множителя, второй, третий и четвертый блоки элементов И, первый и второй преобразователи прямого кода в цополл 5 нительный, первый и второй регистры задерики, причем первый и второй вхоцы перэого регистра эадеркки соединены с входами соответственно первого и второго множителей устройства, первые вхоцы:. 0 элементов И второго и третьего блоков соединены с соответствующими. выхоцами , регистров соответственно первого и вто-рого множимьи, а первый и второй выходы первого регистра задержки подключены 15 к вторым входам элементов И соответственно второго и третьего блоков элемен тов Ивторые входы элементов И первого блока элементов И соецинены с входом первого множимогоустройства, вход вто 20 рого множимого которого. подключен к ин формационному вхоцу регистра второго множимого, первые входы элементов И четвертого блока элементов соединены с. выхоцами регистра второго множителя, 25 вход второго множимого устройства подключен к вторым входам элементов И четвертого блока, информационный вхоц регистра второго множителя подключен ,к входу второго множителя устройства, 30 а .управляющие входы соецинены с управляющими вхоцами регистра второго , множимого и поцключены к выходамре. гистра записи, выходы элементов И первого и третьего блоков элементов И соединены с соответствующими входами пер 35вой группы 1 младших разрядов соответственно первого и второго комбинационньх сумматоров, входы вторых группразрядов которых с второго по (х+1) й0-разрядность операнцов) поцключены к соответствующим выходам элемен тов И соответственно второго .и четвертого блоков элементов И, а выходы первого и второго комбинационных сумматоров поцключены к информационным входам соответственно первого и вто рого преобразователей прямого кода в . юполнительный, управляющие входы которыхх соецинены с входами знаков соответственно первых и вторых множимых и множителей устройства, выхоцы первогои второго преобразователей прямого коцав дополнительный поцключены соответственно к первой и второй группам вхоцов тре.тьего комбинационного сумматора, .выхоцы 55младших (+3) разрядов которого поацпэ.чены к соответствующим входам первой группы входов млааших Ос+3) разрядов,входы первой группы входов (к+4)-го и (+5) го разрядов которого соединеныс выходом старшего (1+4)-го разряда третьего комбинационного сумматора,вторые входы раэряцов четвертого комбинационного сумматора с второго по (к+3) йпоцключены к выходам (х+2) младшихразрядов регистра результата, входы которых подключены соответственно к выхоцам 1+3) младших разрядов и (+5)-горазряда четее ртого комбинационногосумматора, выхоцы (к+4)-го и (1+5)-горазрядов которого подключены соответственно к первому и второму входам второго регистра задержки, выхоцы которого соединены с входами сумматора в избыточной двоичной системе исчисления, атретий и четвертый входы подключены квыходам 0(+3)-го и .0(+4)-го старшихразрядов регистра результата, выход (+4)-го разряда которого соецинен такжео вторыми входами (х+4)-го и (х+5)-горазрядов четвертого комбинационного сумматора, выхоцы сумматора в избыточнойдвоичной системе счисления являются вьмодами результата устройства. На фиг. 1 приведена структурная схе ма устройства; на фиг. 2 - пример выполнения преобразователя прямого кода в дополнительный.Управляющие входы регистров перво го множителя 1, первого множимого 2, второго множимого 3 и второго множителя 4 объецинены и подключены к вы ходам регистра 5 записи, а их разрвцныц выходы соецинены с первыми входами со ответственно первого, второго, третьего.и четвертого блоков элементов И 6 - 9,.вторые.вхоцы второгс и третьего блоков элементов И 7 и 8 поцключены соотвеъ стеенно к первому и второму выходам первогорегистра 10 задержки, вход 11 первого множимого устройства поцключен к вто рым вхоцам элементов И первого блока элементов И 6 и к информационному входу регистра первого множимого 2, вхоц 12 первого множителя устройства соединен с информационным входом регистра первого множителя 1 и с первым входом первого регистра 10 задержки, второй вход которого соединен с информационным входом регистра второго множи теля 4 и с вхоцом 13 второго множителя устройства, вход 14 второго множимого которого поцключен к информационномувходу регистра второго множимого 3 и к вторым вхоцам элементов И четвер 1020818того блока элементов И 9, выходы элементов И первого и третьего блоков эле ментов И 6 и 8 соецинены с первыми входами 1 С младших разрядов соответственно первого и второго комбинационных сумматоров 15 и 16, вторйе вхопы разрядов которых с второго по 0+1)й подключены к выходам элементов И соотвеъ. ственно второго и четвертого блоков эле ментов И 7 и 9, а пх разрядные выхоцы соединены с информационными вхоцами соответственно первого и второго преоб разователей 17 и 18 прямого кода в дополнительный. Управляющие вхоцы первого преобразователя 17 кода поцключены к вхоцам 19 и 20 знаков первого множимого и первого множителя устройства, а управляющие входы второго преобразо вателя 18 кода подключены к вхоцам 21 и 22 знаков второго множимого и второ го множителя устройства, Выхоцы преобразователей 17 и 18 кода соединены соответственно с первь 1 ми и вторыми разрядными вхопами третьего комбинационного сумматора 23, вьиоцы +3 младших разрядов которого подключены к первым входам +3 младших разрядов четвертого комбинационного сумматора 24, первые входы Ь+4)-го и 5+5)-го разряцов ко- . торого соединены с выхоцом старшего (+4)-го разряда третьегокомбинационного сумматора 23. Вторые входы разрядов четвертого комбинацион ного сумматора 24 с второго по (к+3)-й поцключены к выходам +2 млацших раэ .рщов регистра 25 результата, вьиоц (к+ 4)-го разряда которого соединен с вторыми входами %+4)-го и 0(+5)-го разрядов четвертого комбинационного сумматора 24 и с вторым входом второго ре 40 гистра 26 задержки, первый вход которого соединен с выходом. (+3)"го разряда регистра 25 результата, входы к +3 младших разряцов которого соединены,с выхоцами к +3 младшими разрядов чет вертого комбинационного сумматора 24, выход Ь+4)-го разряца которого сое динен с третьим входом второго регион ра 26 задержки, четвертый вход которого поацпочен к входу (+4)-го разряда регистра 25 результата,и к выхоцу %+5)-го разряда четвертого комбинационного сумматора 24, Первый и третий выхоцы втом рого регистра 26 эацержки соединены со ответственно с первым и вторым попо жительными входами сумматора 27 в избыточной двоичной системе счисления;, выходы которого являются выходами 28 и 29 результата устройства, а первый ивторой отрицательные входы подключенысоответственно к второму и четвертомувыхоцам второго регистра 26 эацержки,Преобразователй 17 и 18 прямого кодав дополнительный содеркат по 5+3) элементов ИСКЛЮЧАЮШЕЕ ИЛИ, Входы пер- .вого элемента ИСКЛЮЧАЮШЕЕ ИЛИ 30(.выход которого соединен с первым выходом 31 преобразователя) соединены суправляющими входами 19 и 20 преобразователя, первый выхоц которого подключенк выходу первого элемента ИСКЛЮЧАЮШЕЕ ИЛИ 30 и к первым вхоцам остальных (1+2) элементов ИСКЛЮЧАЮШЕЕИЛИ 32, вторые входы которьи являютсяинформационными вхопами 33 преобраэователя, выходы 34 которого с второгопо 0+3)-й подключены к выхоцам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 32,Выходы 34 первого и второго преобразователей коца 17 и 18 подключены соответственно к первым и вторым вхоцам 1 +2 млацщих раэряцов третьего комбинационного сумматора 23, первые вхоцы(+3)-го и В+4)-го разрядов которогосоединены с его входом переноса разряца и поцключены к первому выхоцу первого преобрвеователя кода 17, а первый выход 31 второго преобразователя 18 коца подключен к вторым входам (+3)-гои (+4)-го разряцов третьего комбинационного сумматора 23 и к второму входупервого разряда четвертого комбинационного сумматора 24 (не показан),Устройство работает слецующим образом.В начале каждого цикла вычисленийрегистры 2 и 3 множимых, регистры 1и 4 множителей, регистр 25 результата,второй регистр 26 зацержки сбрасываются в нулевое состояние (цепь сбросана чертеже не показана). Одновременно впервый (младший) разряд регистра 5 записи записывается единица. В результатев начале первого такта работы,устройся.ва на управляющие входыго старшегоразряда регистров 2 и 3 множимьи и регистров 1 и 4 множителей поступаетсигнал разрешения записи, Значения старщего и го разряца множимых и множителей, поступающих последовательнымпозиционным кодом на входы 11 - 14устройства, на первом такте запишутсяв)с-е старшие разряды регистров 1 - 4и, кроме того, значения и го раэряцамножителей запишутся в регистр 10 задержки. Единица из первого разряда ре7 1020818 8гистра записи 5 перепишется во второйоиного сумматора 24. Таким образом,.его разряд. Во втором такте работы при отрицательном значении произведейии.качения следующего (ц)-Го разряда преобразователь кода преобразует прямоймиожимых и множителей запишутся код приращения произведения в дополнив (-1)-е разряды регистров 1 - 4 и т,ц 5 тельный коц,Регистр 5 записи преобразует послецова . На выхопах комбинационного сумматотельный коц множимых и мнакителей в ра 22 получаем значение суммы приращепараллельный код. .Ния двух произведений, выраженное В+4)- Процесс получения произведения двух разряцным (включая и знаковый разряд)чисел А и В осуществляется по слецую 10дополнительным кодом.щей формулеПолученное в 1 -ом такте работы устройства значение суммы приращений проДЬ;=Ь Ьф 2 А;ЬЬ+8;А;)=:изведений аБ;, поступающее на первыевходы раэряцов четвертного комбннационрД 8+АМ 15 ного сумматора 24, суммируется с зна.4;где Д, - текущее значение множимого,"чэнием В+2) младшихз льтата Е, и енного иЬ - текущее значение мноу:ителя Рэ уполученного в предыцуЬА - приращение (значение 1 -го раз. щем Ь)-ом такте работы, сдвинутомряда) множимого; На Один Разряд влево, оторое подаетсяЬ б . Задержанное на Один такт зна а "., младших разряцов реф 20 с выходов+2 млацшихчение приращения множителя, гистра 25 результата на вторые вхоаыЗначение произведенияд 8пол разрядов комбинационного сумматора 24чаем на выхоцах элементов И второго с втоР по Й 3)й. Значение анакаблока 7, а.значение. произведения Ц ьД.. суммы приращений произведений подается.25 с вькоаа ста щего + -ГО з ана вькоцах элементов.И первого блока 6 с коаа стаРшего (к+4)го РазряцаСумматор 15 вьщает приращение пронзве. третьего комбинационноГО сумматора 23дения Д А Я 1 в прямом %+2)-раэря н на первые входы Ос+4)-Го и ф+5) го) в прямомдвоичном коце, который поступает в пре., Разрядов четвертого комбинационного суммато 24 на вто ые входы кото гоОбразователь кода 17,Первый элемент ИС- . м ора 4, на вторые входы которого. КЛЮЧАЮШЕЕ ИЛИ 30 пре. брйоаателя 17 30 пжупает значение зима УШего рвыдает значение знака произведения АВ У1 с выхоца стариего (+4)-гозультата 7с выхоца стаЕсли знаки множимого,А и множ В . выхода регистра 25 результата.совнацают, то на выхоце элемента ИС-Значения (+4)-го и (%+5)-го (знакоКЛЮЧАЮШЕЕ ИЛИ 30 получаем нулевойвого) Разрядов полученного текущего репотенциал, а на выходы 34 преобразова эьтатаподаются на первый и второйтеля через элементы ИСКЛЮЧАЮЩЕЕ входы второго Регистра 26 эацержки, аИЛИ 32 йоаается.прямой код приращения . значения осальных разряцов и значениеЕсли значения жаков мйожщюго А и ся в Регистр 25 результата. На третиймножителя В не совпадают, то на выходе. 40 и четвертый входы регистра 26 зацержэлементов ИСКЛЮЧА КфиЕЕ ИЛИ 3 О ки подаются соответственно значепо . ние (+3)-4 о разряда и значение (1+5)-голучаем единицу, а на выходе 34 преобра(знакОВОГО) Разрядов теаящего резуяьзователя с выходов элементов ИСКЛЮЧА-.тата 2,с выхоцов Ос+3)-го и Ос+4)мЮШБЕ ИЛИ 32 подается инверсный кодРазрядов Регистра 25 Результата.приращения произвецения Ь(Д 5), ецинида с выхода 31 преобразователя 17 Регистр 28 зааеркки служит цля пе-(энак приращения произведения) поступает Рехвата потока информации, прохоцящегона первые входы 5+3).го и %+4)-го . с входов устройства через блоки элеменразряаов комбинационного сумматора 23; тов И, сумматоры и преобразователи;на вторые вхоаы которых подается зна. т.е. цля увеличения быстродействия усъчение знака приращения второго проиэверойства, так как уменынается задержка: дения с выхода 31 преобразователя 18Распространения информации.кода. Кроме того, еаинида с выхоца 31С первого и третьего выхоцов регисьпреобраэователя 17 коца подается на Ра 26 задержки на первый и второй по- .вхоц переноса первого раэряца комбина 55 ложительные вхоаы сумматора в иабыточйионного сумматора 23, а единица с вы ной.цвоичной системе счисления поцаютсяхода 81 преобразователя 18 коца - на зацержанные на оцин такт значения (к+3) го: второй вход первого раэряца комбинаци- разряаа текущего Результата Б; 1 и(1+4)-го разряда текущего результата Уа на первый и второй отрицательные входы сумматора 27 подаются задержанныена один такт значения знаков текущихрезультатов Е;и Е;. Сумматор 27 5осуществляет последовательное сложениедвух чисел и в избыточной двоичной системе счисления и выдает результат навыхоаы 28 (положительный) и 29 (отрицательный) устройства, Число разрядов 1 Овходных регистров х выбирается из условия получания нужной точности и можетбыть равно и/2 или и/2+1,Таким образом, устройство производитпоследовательное вычисление суммы двухпроизведений за+3 такта, при этом аргументы поступают на входы устройствапоследовательным позиционным коном,старшими разрядами впереа. Результатвычисления выдается с выходов устройства в процессе вычисления старшимиразрядами вперед, что обеспечивает бысв.роаействие устройства, сопоставимое опараллельными устройствами умножения,Мо требует значительно меньших аппаратури ых затрат. 10По сравнению с базовым обьектом устройство имеет примерно на 20% меньшие аппаратурные затраты, так как отсутствуют блок коммутаторов и многовхоаовой сумматор, общее оборудование которых примерно равно общему оборудованию комбинационных сумматоров, блоков элементов И и преобразователей кода предлагаемого устройства, а регисчь ры базового обьекта имеют большее чис ло разрядов (более 10 х), чем регистры преалагаемого устройства (5 х).По сравнению с прототипом устройство имеет также меньшие аппаратурные заъраты, так как для получения суммы произведений необходимо четыре 2 к-разрядных регистра, два блока элементов И (по 2 К элементов), два. многовходовых сумматои добавочный сумматор в избыточной двоичной системе счисления,Таким образом, предлагаемое устройство имеет большее быстродействие, меньшие аппаратурные затраты и широкие функциональные возможности.тавитель Н. Захаревичхрец М.Коштура Ко Дзятко Редактор С. Юско Т Подписное филиал ППП "Патент", г, Ужгород, ул. Пров Заказ 3898/41 Тираж 706 ВНИИПИ Государственного по делам иэобретений и 1130.35, МосКва, Ж, Раушомитета СССР рмтийкаа наб., ц, 4/5