Устройство для контроля многовыходных цифровых узлов

(71) Донецкий ордена Трудного Знамени политехничес(5 Ф)(57)1.УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МНОГОВЦХОДНЫХ цяФРОВЫХ УЗЛОВ, содер жащее генератор тестов, сумматор по; модулю два, регистр сдвига; группу сумматоров по модулю два, группу регистров сдвига, блок свертки по моДулю два, индикатор, причем первые информационные входы а"сумма-.торов помодулю два группы .соединены с соответствующими выходами контролируемого блока, первые информационные входы п-сумматоров по модулю два группы соединены с соответствующими выходами генератора тестов, группа информационных вхо" дов. каждого сумматора по модулю два группы соединена с соответствующими информационными .выходами со" .:ответствующего регистра сдвига группы,. подкЛюченными к информационным выходам сумматоров по модулю два группы, установочные входы регист-.ров сдвига группы и регистра сдви" га подключены к первому выходу генератора тестов, выходы сумматоров ,по модулю два группы связаны с соответствующими входами блока свертки по .модулю два, выход которого соеди- . нен с первым информационным входом сумматора по модулю два, группа ин-, формационных входов которого подклю чена к.сооаетствующим информацион- . ным выходам регистра:сдвига, подклю" ценным к выходу сумматора по модулю два, выходырегистра сдвйга соедине" ны с входами индикатора, группа вы ходов генератоРа тестов подключена к соответствующий входам контролируемого блока, о т л и ч .а ю щ е е с я тем, что с целью поаыюения полноты контроля, в устройство введены многоканальный логический анализатор и элемент И, причем переая и вторая группы информационных входов много-. ф канального логического анализатора . соединены соответственно с груп" пой выходов генератора тестов и группой выходов контралируемого блока, синхронизируеций вход многоканал,ного логического анализатора. связан с вторцм выходом генератора тестов и.первцм.входом элемейта И., второй . ьаа вход которого подключен к .выходу 1 .многоканального. логического авали" . в ь затора, выход элемента И соединен с цр :управляющими входами .всех регистровр ,сдвига.2.Устройстао по. и, 1 о т л и- , ч а а щ е е с я тем, что .многоканальный логический анализатор содержит входной компаратор и группу вход" ных компаратороа, группу блоков па- файв . мяти, компаратор кодов, группу переключателей, блок запуска, делитель, счетчик, блок выборки, блок преоб-.разования последовательного кода в10194 БЦ входы входных компараторов являются входами логического анализатора, вторые входы группы входных компараторов соединены и подключены к потенциометру выходы группы входных компараторов соединены с ооответству. ющими информационными входами блоков памяти группы, выходы которых связаны соответственно с первым и вторым входами блока выборки, выход которого подключен к входу блока преобразования последовательного кода в параллельный, группа выходов которого подключена к входам индикатора, выход входного компаратора связан с информационным входом счетИзобретение относится к цифровойвычислительной технике и может бытьиспользовано для поиска неисправностей в сложных цифровых логическихсхемах автоматики и вычислительнойтехники,Известно устройство для контролямноговыходных цифровых узлов, содержащее входной регистр, блок сравнения, блок управляемой задержки, блокпамяти, блок управления памятью,блок управления отображением, блокотображения, блок синхронизации, генЕратор импульсов, первый второй итретий коммутаторы, блок формирования сигнала подсвета, генераторимпульсов, генератор псевдослучайнойпоследовательности и блок контроляпо четности1 1,Недостатком устройства является низкое быстродействие при большом числе выходных контактов контролируемой схемы, так как для обнаружения места неисправности в режиме анализа длинных синхронных временных див грамм необходимо с помощью коммутатора поочередно подключать генератор псевдослучайной последовательности к всем выходным контактам контролируемой схемы, При этом оказывается невозможным одновременный анализ выходных последовательностей для нескольких выводов, что очень важно для сложных логических схем,5 10 15 20 25 30 чика, управляющий вход которого соединен с выходом блока запуска и первым входом делителя, второй вход которого связан с выходом счетчика,выход делителя подключен к первому входу элемента И-НЕ, второй вход и выход которого соединены соответственно с выходом входного компаратора и управляющими входами группы блоков памяти, вход блока запускасвязан с выходом компаратора кодов,группа входов которого подключенак группе переключателей, группа выходов компаратора кодов соединена ссоответствующими выходами входных компараторов группы,Наиболее близким к предлагаемомупо технической сущности являетсяустройство для контроля многовыходных цифровых узлов, содержащее генератор тестов, последовательно соединенные группу сумматоров по модулюдва и группу регистров сдвига, блоксвертки по модулю два, сумматор помодулю два, регистр сдвигов и индикатор кодов 2,Недостатком этого устройства является низкая информативность кода,высвечиваемого на индикаторе, таккак такой код (сигнатура) не указывает ни характеристик обнаруженнойошибки (случайная или устойчивая,одиночная или многократная и т,д,),ни места возникновения ошибки в контролируемой схеме, т,е, устройствоне позволяет выполнять анализ временных диаграмм двоичных последовательностей на выходе контролируемойсхемы.Цель изобретения. - повышениеполноты контроля,Поставленная цель достигаетсятем, что в устройство для контролямноговыходных цифровых узлов, содержащее генератор тестов, сумматорпо модулю два, регистр сдвига, группу сумматоров по модулю два, группу,регистров сдвига, блок свертки помодулю два, индикатор причем первые информационные входы в-сумматоров по модулю два группы соедине3 10194ны с соответствующими выходами кон.тролируемого блока, первые инфор"мационные входы и-сумматоров по модулю два группы соединены с соответ."ствующими выходами генератора тестов,группа 1 информационных. входовкаждого сумматора по модулю два группысоединена с соответствующими ин"формационными выходами соответству"ющего регистра сдвига группы, подключенными к информационным выходамсумматоров .по модулю два группы, установочные входы регистров сдвигагруппы и .регистра сдвига подключеныкнервому выходу генератоРа тестов,выходы сумматоров по модулю два груп"пы связаны с соответствующими входа-.,ми блока свертки по модулю два, выход которого соединен с первым информационным входом. сумматора помодулю два, группа информационныхвходов которого подключена к соответствующим. информационным выходамрегистра сдвига, подключенным квыходу сумматора по.модулю два, выхо-.ды регистра сдвига соединены с вхо"25. дами индикатора, группа выходовгенератора тестов подключена к соответствующим входам контролируемогоблока, введены многоканальный логический анализатор и элемент И, при" З 0; чем первая и вторая группы информа. ционных входов многоканального логи.ческого анализатора соединены соответственно с группой выходов генера"тора тестов и группой выходов контро- З 5лируемого блока, синхронизирующийвход многоканальногелогическогоанализатора связан с вторым выходомгенератора тестов и первым входомэлемента И, второй вхдд которого подключен к выходу многоканального логического анализатора, выход элемента И соединен с управляющими входами всех регистров сдвига,Многоканальный логический анали"45затор содержит входной компаратори группу входных компараторов, группу блоков памяти, компаратор кодов,группу переключателей, блок запуска,делитель, счетчик, .блок выборки, блок 50преобразования последовательногокода .в параллельный, индикатор,элемент И-НЕ, потенциометр, причемпервые входы входных комнараторовявляются входами логического анализатора, вторые входы группы входныхкомпараторов соединены и подключены к потенциометру, выходы группы 54 4входных компараторов соединены с соответствующими информационными входами блоков памяти группы, выходы которых связаны соответственно с первым и вторым входами блока выборки, выход которогоподключен к входу блока преобразования последовательного кода в параллельный, группа выходов которого подключена к вхо. дам индикатора, выход входного компаратора связан с информационным входом счетчика, управляющий вход которого соединен с выходом блока запуска и первым входом делителя, вто- рой вход которого связан с выходом счетчика, выход делителя подключен к первому входу элемента И-НЕ, второй вход и выход которого соединены со- ответственно с выходом входного компаратора и управляющими входами группы блоков памяти, вход блока за- пуска связан с выходом компэратора кодов, группа входов которого подклю. чена к группе переключателей, группа выходов компаратора кодов соединена ;с соответствующими выходами входных компараторов группы.На фиг, 1 изображена функциональная схема предлагаемого устройства для контроля многовыходных цифровых узлов;,ца фиг. 2 - структурная схема логического анализатора.устройство контроля многовыходных цифровых узлов содержит генера- . тор 1 тестов, контролируемый логический блок 2, входы 3 многоканального логического анализатора 4, группу сумматоров 5 по модулю два, группу регистров 6 сдвига, бюк 7 свертки по модулю два, сумматор 8 по модулю два, регистр 9 сдвига, индикатор 16, Входы 11 являются входами "Начальная установка" всех регистрое, выход.12 - выходом "Исходное состояние" генератора 1 тестов, входы 13 - входами сдвига всех регистров, выход 14 - выходом тактирования генератора 1 тестов, Устройство содержит элемент И 15, В схеме устройства может быть использован любой серийно выпускаемый логический анализатор, например анализатор логический шестнадцатиканальный 806.Логический анализатор содержит входные компараторы 16 группы блоки, 17 памяти группы, компаратор 18 кодов , группу переключателей 19 выбора запускающего слова, блок 20 запуска, делитель 21, счетчик 22, блок 233 1019 выборки . блок 24 преобразования последовательного кода в параллельный, индикатор 25, элемент И-НЕ 26, потенциометр 27 установки уровня, входной компаратор 28, 5Устройство для контроля многовыходных цифровых узлов работает в слеДующих режимах: установление Факта наличия неисправности; анализ логичес ких состояний и логических временных диаграмм. Работа устройства начинает по сигналу "Пуск". При этом обеспечивается включение генератора 1 тестов и установка е начальное сос тояние регистров 6 и 9 сдвига по сиг-и налу "Исходное состояние", поступающему с выхода 12 генератора 1 тестов на входы 11 "Начальная установка" всех регистров, Генератор 1 тестов вырабатывает тестовые сигналы, по ступающие на входы контролируемого логического блока 2 и входы 3 анализатора 4, а также вырабатывает на выходе 17 тактовые импульсы, необходимые для синхронизации анализа" 25 тора 4 (вход 18) и для формирования сигнала "Сдвиг" всех регистров 6 и 9 сдвига (вход 13). Информация с каждого вывода контролируемого логического блока 2 поступает на входы зО 3 многоканального логического анели" затора 4 и на входы сумматоров 5 по- модулю два.В режиме установления факта наличия неисправности обеспечивается анализ длинных синхронных временных диаграмм путем сжатия информации с применением генераторов псевдослучайной последовательности, В устройстве применены генераторы псевдослучайной последовательности по числу анализируемых каналов, построенные с использованием сумматоров 5 по модулю два и регистров 6 сдвига с цепями обратных связей через сумматоры, Так как контролируемый логический блок 2 может быть последовательного типа, т,е содержать элементы памяти, требующие начальной установки, часть тестовой последовательности, вырабатываемой генератором 1 тестов, используется для установки в исходное состояние контролируемогологического блока 2, Моменокончания процесса установки контролируемого логического блока 2 е исходное состояние определяется по совпадению выходных кодов логического блока с запускающим словом,набранным на переключателях 19, Сравнение кода исходного состояния блока2 с запускающим словом осуществляется компаратором 18 кодов логического анализатора 4, Затем срабатывает блок 20 запуска, который обеспечивает включение блока 17 памяти каналов анализатора с учетом временизаданных задержек, отсчитываемых счечиком 22 цифровой задержки, а такжевключение генераторов псевдослучайной последовательности путем подачитактовых импульсов с генератора 1тестов через элемент И 15 на входы"Сдвиг" 13 всех регистров 6 и 9сдвига, При поступлении тактовых импульсов на генераторы псевдослучайной последовательности, установленные в каждом канале контролируемогологического блока 2, осуществляется сжатие последовательности сигналовна сумматорах 5 и регистрах 6 сдвига. Блок 7 свертки по модулю два производит:.преобразование последовательностей сигналов с сумматоров 5 водну последовательность, котораясжимается на сигнатурном анализаторе (регистр 9 с сумматором 8 по модулю два в цепи обратной связи),Результат контроля в виде кода сигнатуры индицируется на индикаторе 1 О,Измеренное таким образом значение сигнатуры сравнивается с эталонным значением, зафиксированным в технической документации на данное контролируемое изделие, Контролируемыйлогический блок 2 признается исправным в случае совпадения значений измеренной и эталонной сигнатур. Впротивном случае осуществляется поиск места неисправности по содержимому регистров 6 сдвига, установленным в каждом канале, Определение номера канала, содержащего неисправ 1ность, осуществляется по несовпадению значений сигнатур, зафиксированных на регистрах б, с эталонными сигнатурами для каждого канала,Уточнение места неисправности повремени осуществляется с помощью ана -лизатора 4 путем проведения режимов анализа логических состояний,и анализа логических временных диаграммм,В режиме анализа логических состояний и логических временных диаграмм контролируемые последовательности с выходов генераторатестов и контролируемого логичес1 О Использование в устройстве для контроля цифровых узлов логического анализатора совместно с параллельно работающими генераторами псевдослучайных кодов позволяет не только установить Факт наличия неисправности в контролируемом блоке, но и обеспечить возможность поиска неисправностей путем анализа временных двоичкого блока 2 подаются на входы 3анализатора 4, Входные компараторы16 обеспечивают формирование нормированных импульсов с учетом уровней срабатывания, устанавливаемых по- зтенциометром 27 установки уровня, иподачи нормированных импульсов навходы элементов блока 17 памяти каналов, Запоминающие последовательности логических состояний в каждом канале осуществляются на эле- .ментах блока 17 памяти каналов приналичии тактовых импульсов на входеи поступлении сигнала разрешения записи в памяти. на элемент И-НЕ 26 с 1делителя 21, Выбор участка контролируемых последовательностей для детального анализа с помощью логического анализатора 4 осуществляется путем задания значения запускающего слова на переключателях 19 изначения цифровой задержки на счетчик 22 при повторных тестах блока 2,Содержимое блока 17 памяти каналовчерез блок 23 выборки и блок 24 преобразования последовательного кодав параллельный представляется на экране электронно-.лучевого индикатора25 в. виде логических состояний (Ои 1 или в виде логических времен- звных диаграмм для сравнения с эталонными значениями,ных последовательностей на выходе кон"контролируемого блока. Кроме того,предлагаемое устройство обеспечивает автоматическую установку в исходное состояние исследуемой последовательной схемы и запуск генераторовпсевдослучайных кодов по исходномусостоянию исследуемого блока, чтосущественно упрощает процедуру поиска неисправностей в сложных схе"мах.Указанное в устройстве включениелогического анализатора и параллельно работающих генераторов псевдослучайных кодов позволяет строгоформализовать последовательность действий по обнаружению неисправностеймноговыходных цифровых узлов аименно установление факта неисправностей контролируемой схемы с помощью группы генераторов псевдослучайных кодов, блока свертки по модулюдва и сигнатурного анализатора;обнаружение места неисправности в канале (номера канала) с помощью параллельно работающих генераторовпсевдослучайных кодов и места неис"правности во времени путем анализавременных диаграмм с помощью логического анализатора,Такая Формализация действий приводит к упрощению процесса и сокращению времени поиска неисправностейв цифровых узлах. с большим числомвыходов.Предлагаемое устройство для контроля многовыходных цифровых узловможет найти широкое применение впроизводственных условиях для отладки логических блоков и для поисканеисправностей в цифровых блоках вусловиях эксплуатации.1019454 г Составитель Техред А.Ач Сафронова Корректор М.Шароци Редактор А,Коэо оми венног етений и оРаув 3 ща щщщщщщщщщщщщщщщщщщщщщщщщщ щ щщщ щщщщщщщ филиал ППП "Патент", г, Ужгород, ул, Проектна Закаэ 3706/44 Тираж 706 ВНИИПИ Государс по делам иэоб 113035, Москва, Подписноеета СССРыти.йя наб., д, 4/