Устройство для сопряжения процессора с группой блоков памяти

".;. О; СР1984,работы сипов,дставлениг, 2 и печения режимо мяти различныхНа фиг, 1 п устройства; на нальние схемы б локами паблок-схема нии цифровых сисых и цифровых упоснове микроЭВМ. зован и постро отки дан тем обра равляющиЦель- функциоения и бу 4 и 5 тем ока упрна фи зобретен расширениеач за счет обесфсртпоГО ттЕГИт ттт блок-схемы алгор са р мых итмов записи и чтен ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИПРИ ГКНТ СССР ОПИСАНИЕ ИЗО(56),Авторское свидетельство951315, кл, С 06 Е 13/00;Авторское свидетельство С1177820, кл. С 06 Е 13/00,(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С ГРУППОЙ БЛОКОВ ПАМЯТИ(57) Изобретение относится к вычислительной технике, предназначено дляиспользования в составе микроЭВМ вкачестве внешнего запоминающего устройства, в котором в качестве блоковпамяти могут использоваться накопители различных типов: ОЗУ, ПЗУ, ППЗУРПЗУ, и наиболее широкое применениеможет найти в качестве энергонезависимого запоминающего устройства с.возможностью многократной смены информации при использовании в блокахпамяти ППЗУ и РПЗУ, Целью изобретения является расширение класса решаемых задач за счет обеспечения режимов работы с блоками памяти различИзобретение относится к вычислиельной технике и может быть исполь ных типов. Это достигается тем, чтов устройство, содержащее канальный. приемопередатчик, регистр, адреса уст.ройства, дешифратор адреса устройстваи дешифратор управляющих сигналов,введены дешифраторы функциональных. узлов, команд управления блоками памяти и адреса ячеек памяти, два дешифратора буферных данных, триггер,группа регистров команд управленияблоками памяти, группа регистров адреса ячеек памяти и группа буферныхрегистров данных, Устройство осуществляет при помощи буферных регистров данных согласование форматов данных, при помощи регистров адреса 3ячеек памяти - согласование форматовадреса процессора и группы блоков памяти, Наличие триггера позволяет осуществить запись данных в группу ППЗУ, Свимеющих время записи по одному адресу больше, чем время цикла выводапроцессора, Наличие двух дешифраторов буферных данных и дешифратора адреса ячеек памяти позволяет уменьшить адресное пространство, котороезанимает группа блоков памяти в адресном пространстве процессора,7 ил., 2 табл.1501071 Составитель В,БертлибРедактор Л,Пчолинская Техред М,Ходанич Корректор О.Ципле при ГКНТ СССР Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 Заказ 4870/46 Тираж 668ВНИИПИ Государственного комитета по113035 Москва, ЯПодписно изобретениям и открытиям Раушская наб д. 4/53 1501071одного слова; на фиг. 6 и 7 - временные диаграммы циклов записи и чтения одногоУстройство 1 содержит блок 2 уп 5равления, группу буферных регистров(буферов) 3 данных, группу регистров4 ячеек памяти, группу 5 блоков 6 памяти,Блок управления 2 содержит канальные приемопередатчики 7, регистр 8адреса устройства, дешифратор 9 функциональных узлов, дешифратор 10 адреса устройства, дешифратор 11 управляющих сигналов, дешифратор 12 регистров команд управления блоками памяти,триггер 13, группу регистров 14 команд управления блоками памяти, двадешифратора 15,1 и 15,2 данных, дешифратор 16 регистров адреса ячеек 20памяти.Каждый буфер 3 данных (фиг. 3)состоит из регистра 17 данных и передатчика 18 данных с информационнымвыходом на три состояния.На чертежах пОказаны также входыи выходы 19-27 внутриблочных и внешних связей устройства 1.Устройство работает следующим образом,30Работа устройства 1 рассматривается на примере сопряжения группы 5.блоков 6 памяти с процессором, которые обмениваются с памятью программи данных и с внешними устройствами 35через магистраль 25, отвечающую требованиям ГОСТ 26 765,51-86. В этоймагистрали для передачи адреса иданных используется один набор линийАД 15. АДОО, 40Для обращения к внешним устройствам в магистрали имеется дополнительная линия 25,3 адресации ВУ (выборкаустройства), Соответствие сигналовуправления магистрали и предпагаемого 45устройства приведень 1 в. табл. 1. Группа 5 блоков памяти, содержащая М блоков 6 памяти, имеет .свои магист-, рали: магистраль 27 данных, число линий которой характеризует информационную длину слова каждого блока 6 памяти, магистраль 26 адреса, число линий которых характеризует информационную емкость каждого блока 6 памяти в словах, и магистраль 24 управления, В магистрали 24 управления для управления дним блокбм 6 памяти, например, достаточно двух управляющих линий УО и У 1, с помощью к торых можно передать четыре команды (табл, 2),Наличие в устройстве сопряжениябуферов 3 данных, регистров 4 и регистров 14 позволяет согласовать форматы данных процессора и блоков 6 памяти и в то же время сжать адресноепространство группы блоков памяти6 до нескольких адресов в адресномпространстве процессора,Устройство в режимах записи информации в блоки 6 памяти и режиме чтения информации из блока 6 памяти работает следующим образом.Исходное состояние,При включении источник питанияпроцессора вырабатывает в линии 25.2сигнал "Уст" (" Сброс" ), который обнуляет триггер 13 и регистры 14, В этомслучае по линиям управления всех блоков 6 пересылается код 00, поэтомуработа всех блоков 6 памяти запрещена, Входы-выходы буферов 3 данных нахбдятся в высокоимпедансном состоянии, так как сигналы с выхода триггера 13 и выходов дешифратора 15,2пассивны ("0").Начало циклов обмена "Ввод" и "Вывод" выполняется одинаковым образом,Процессор на.линиях 25,1 и 25,3 вы- .ставляет адрес и сигнал "ВУ", еслиидет обращение к внешнему устройству, Приемопередатчик 7 находится врежиме передачи данных с магистрали25 процессора на внутреннюю магистраль 19 устройства, поэтому адрес смагистрали 25 поступает на вход регистра 8 адреса, при этом на старшийразрядный. вход этого регистра поступает сигнал "ВУ", После установленияадреса, процессор устанавливает в линии 25.4 сигнал "ОБМ", который посту-пает на синхровход регистра 8 адреса,в результате адрес с магистрали 25.1запоминается в регистре 8 на времядействия сигнала от процессора ОБМ.Информация о выходе регистра 8 поступает на вход дешифратора 10. Еслипроцессор адресуется к одному иэфункциональных узлов устройства сопряжения: триггеру 13, к одному из регистров 14, к одному из буферов 3или к одному из регистров 4, то навыходе дешифратора 10 появляется сигнал, разрешающий работу дешифратором 11 и 9, Так как с выхода регистра 8 на информационные входы дешифра501076 5 10 15 20 25 30 35 -40 45 50 55 5 1тора 9 поступает код адреса одногоиз Функциональных узлов, то один извыходов этого дешифратора активизируется, разрешая работу одному изфункциональных узлов ( триггеру 13или одному из дешийраторон 12, 15,1, 15,2, 16). На этом адресная частьцикла любого обмена завершается.Цикл вынод,В этом цикле процессор после установки на магистрали сигнала "ОБМ"снимает с магистрали адрес и выставляет данные, предназначенные для вывода на магистраль. Эти данные черезприемопередатчик 7 поступают на инйормационные входы функциональныхузлов триггера 13, регистров 14, буферов 3 и гистрон 4. После установления данных на линиях 25,1 процессор на линии 25.6 выдает сигнал ДЗП,который для устройства 1 являетсясигналом Вывод. Этот сигнал поступает на вход дешифратора 11, так какработа этого дешифратора разрешенасигналом от дешифратора 10, то наего выходе появляется сигнал ОтветКроме того, сигнал "Вывод" поступаетна стробирующий вход триггера 13 ивходы разрешения дешифраторов 12,15,1 и 16. При этом произойдет следующее: если у дешифратора 9 активизирован выход разрешения триггера 13,то запись информации происходит вэтот триггер (на его выходе появляется "0" или "1"), Если активизированодин из выходов разрешения дешифраторов 12, 15.1, 16, то строб записипоявляется на одном из выходов выбранного дешифратора 12, 15,1, 16, причем выбор выхода зависит от кода адреса на информационных входах этого.дешийратора, который поступает на информационные входы по группе младшихразрядов адреса регистра 8. Этотстроб записи заносит информацию отпроцессора в соответствующий регистрили регистр буфера 3 данных. Процессор, получив сигнал "Ответ, снимаетсигнал "ДЗП", устройство 1 снимаетсигнал Ответ", так как сигнал "Вывод" устройства снят, после чегопроцессор снимает данные с магистрали и сигнал "ОБМ". На этом цикл обмена вывод заканчивается.Цикл ввод, В этом цикле процессорпосле установки н активное состояниесигнала ОБМ освобождает линии 25,1адреса данных и выставляет на липин 25,6 сигнал "ДЧТ", который для устройства 1 является сигналом "Ввод",Хотя н этом цикле может быть адресация к любому из регистров устройства1, но считываются действительные данные только н том случае, если идетобращение к одному из буферов 3 данных, Рассмотрим этот случай, На входразрешения дешифратора 15,2 поступаетсигнал от дешийратора 9 адреса функциональных узлов, а на второй входразрешения - сигнал "Ввод", при этомактивизируется тот ныход дешифратора 15,2, код адреса которого находится на информационном входе этогодешийратора, Сигналом с активизированного выхода дешифратора 15,2 разрешается передача информации с магистрали данных блоков 6 памяти через соответствующий буйер 3 данныхна вход приемопередатчика 7, В этоже время сигнал "Ввод" поступает навход дешифратора 11, работа которого разрешена сигналом с выхода дешийратора 10, Поэтому на выходе дешийратора 11 появляется сигнал "Ответ" и сигнал считывания приемопередатчика 7. По этому сигналу приемопередатчик 7 переключается на передачу информации с информационноговхода на информационный вход-выходустройства 1, поэтому данные с выхода одного из буферов 3 данных (темсамым с части магистрали данных блоков 6 памяти) транслируются на магистраль процессора, Процессор, получивсигнал "Ответ" от устройства 1,считывает данные и снимает сигналДТЧ, а следовательно, и сигнал"Ввод" с магистрали, Далее устройство 1 снимает сигнал "Ответ", приемопередатчик 7 переключается в исходноесостояние, прекращается передача инФормации через буйер 3 данных, Процессор снимает сигнал 11 ОБМ" и на этомцикл обмена "Ввод заканчивается,В алгоритмах для циклов записи и чтения одного слова блоков б памяти (Фиг, 4 и 5) приняты обозначения:Х - константа или имя константы;ЯХ - константа есть абсолютныйадрес;(Х) - содержимое ячейки или реги. стра Х есть данные; Я(Х) - содержимое ячейки или регистра Х есть абсолютный адресК; - имя регистра с номером ,Для случая сопряжения устройства1 с восемью блоками 6, емкостью по64 К 16-разрядных слов каждый узлыимеют адреса:1760008-1760368 Буферы данных 3176040 . Триггер 131760428 . Регистр 14 управления блоками памяти176044 з Регистр 4 адресаячеек памяти.Коды команд управления блоками 6памяти: 150 Невыбор1 Чтение .2 Запись3 НевыборКомментарии к алгоритму.на йиг.4: 201 вКО содержит начальный адресданных в памяти процессора; К 1 используется при обращении к устройству сопряжения 1; К 2 содержит текущийадрес ячейки памяти блока 6 памяти. 252 - вК 1 занесен адрес нулевогобуйера 3 данных,3 - одно слово из памяти процессора (16 бит) занесено в один из буферов 3 данных, Проведен инкремент ад"ресов в регистрах ВВ и КТ. При обмене словами инкремент адреса равен 2.4 - во все буйеры данных занесенаинформация из памяти процессора,5 - выходы регистров буферов 3данных подключены к магистрали данных блока 6 памяти, В И находитсяадрес регистра 4 адреса ячеек памяти.6 - в регистр 4 адреса ячеек памяти занесен текущий адрес ячейки па- щмяти.7 - подана команда записи на время 50 мс,8 - команда записи снята, триггер13 обнулен.459 - запись одногослова блока памяти, равного 256 бит, проведена.Комментарии к алгоритму на фиг.5:1 - Ю содержит начальный адресмассива памяти процессора, куда счи 5 Отывается информация из блока 6 памяти. Р 1 используется при обращении к,буферам 3 данных, К 2 содержит текущийадрес ячейки памяти блока 6 памяти.2 - в регистр 4 адреса ячеек па 55мяти занесен адрес ячейки памяти;в регистр 4 управления блоком памятй занесена команд чтения; в К 1 занесен адрес нулевого буфера 3 данных,3 - в память процессора осущест -влена пересылка части слова из блока6 памяти (16 бит); адреса памяти процессора и буфер 3 данных инкрементированы.4 - команда чтения снята,5 - чтение одного слова блока памяти, равного 256 бит, проведено.На временных диаграммах циклов записи и считывания одного слова"Ввод" процессора; ТЯ - цикл записиодного слова; Т 15 - цикл считыванияодного слова;- время, необходимое для записи одного слова в ячейкупамяти блока 6 памяти,Цикл памяти одного слова осуществляется следующим образом.Циклы Т 1,;Т 2 - последователь-.ная запись информации в регистры 17буферов 3 данных;Цикл ТЗ - запись информации втриггер 13, т.е, включение сигналачтения данных из регистров 17. Пофронту сигнала "Вывод" данные заносятся в триггер 13, вследствие этогоразрешается считывание из регистров17 и информационное слово из регистров 17 поступает на магистраль 19 дан"ныхвЦиклы Т 4,Т 5 - запись информации в регистры 4 адреса, запись в;устройство адреса выбранной ячейки блока 6 памяти. По йронту сигналов "Вывод" адрес поступает намагистраль адреса блоков 6 памяти,Цикл Т 6 - запись информации в регистр 14, по йронту сигнала "Вывод" происходит установка команды записи на входах управления требуемого блока 6 памяти. С этого момента начрйается запись в этот блок.Процессор отсчитывает вФемя необходимое для записи одного слова в блок 6 памяти, если он выполнен на элементах памяти со временем записи большим, чем время выполнения цикла обмена "Вывод" процессора, Если блок 6 памяти выполнен на ОЗУ, время не отсчитывается,Цикл Т 7 - зацись информации в регистр 14 команд управления блоками памяти, по окончании времени 1 процессор снимает команду записи с15 О 1 О 71входов управления соответствующегоблока 5 памяти. Цикл записи одногослова Т 8 заканчивается.В цикле записи одного слова порядок выполнения циклов обмена процессора Т 1Т 5 может быть произволь ным. Цикл ТЗ выполняется только одинраз, перед запись первого слова,Цикл считывания одного слова осуществляется следующим образом,Циклы Т 9. Т 10 - запись информации в регистры 4 адреса, запись вустройство адреса выбранной. ячейкипамяти; 15Цикл Т 1 - запись информации втриггер 13, снимается сигнал разрешения чтения данных из регистров 7,выходы регистров 17 переводятся втретье состояние, Цикл Т 11 выполняется только в том случае, если передсчитыванием осуществлялись цикл записи в блок 6 памяти;Цикл Т 12 - запись информации в регистр 14 команд управления блокамипамяти, по фронту сигнала Выводна входах управления требуемого блока6 памяти устанавливается команда чтение, после установки этой команды через время выборки, определяемое типоммикросхем памяти блока 6 памяти, намагистрали данных блоков 6 памятипоявляются считываемые данные, которые поступают на входы передатчика,данных буферов 3 данных; 35Циклы Т 13 Т 14 - последовательное считывание информационного сло(ва с магистрали данных блоков 6 памяти через передатчики 18 данныхбуферов 3 данных, 40В дальнейшем выборка очередногослова осуществляется процессором записью в устройство соответствующегоадреса ячеек памяти, если считываниеосуществляется из одного блока 6 памяти, Если сЧитывание осуществляетсяиз разных блоков 6 памяти, то послеокончания очередного цикла считывания слова, процессор должен сниматькоманду чтения с управляющих входовблока 6 памяти, а после записи в устройство нового адреса ячейки памятинового блока 6 памяти устанавливатькоманду чтения на входах управленияэтого блока 6 памяти. 55 При выполнении цикла считыванияодного слова Т 15 порядок выполненияциклов обмена процессора Т 9,. ,Т 12,а также циклов Т 13,Т 14 может бытьпроизвольным,Формула изобретенияУстройство для сопряжения процессора с группой блоков памяти, содержащее канальный приемопередатчик,регистр адреса, дешифратор адресаустройства и дешифратор управляющихсигналов, причем вход-выход канального приемопередатчика является входом-выходом устройства для подключения к адресно-информационной шинепроцессора, а вход считывания - соединен с первым выходом дешифраторауправляющих сигналов, первый и второй входы которого являЮтся соответствующими входами устройства для соединения с выходами сигналов Ввод"и пВывод" процессора, а третий входподключен к выходу дешифратора адресаустройства, группой входов соединенного с группой выходов регистра адреса, вход которого соединен с выходом канального приемопередатчика,синхровход является входом устройства для подключения к синхронизирующим выходам процессора, о т л и ч аю щ е е с я тем, что, с целью расширения класса решаемых задач за счетобеспечения режимов работы с блокамипамяти различных типов, в него введены группа регистров команд управления блоками памяти, триггер, группа буферных регистров данных, дешифратор функциональных .узлов, дешифратор команд управления блоками памяти, дешифратор адреса ячеек памяти, группа регистров ячеек памяти идва дешифратора данных, причем информационные входы регистров команд управления блоками памяти группы соединены с первыми информационнымивходами-выходами буферных регистров данных группы, информационнымивходами регистров адреса ячеек памяти группы, информационным входомтриггера и выходом и информационнымвходом канального приемопередатчика,группа выходов регистра адреса устройства соединена с группами информационных входов дешифратора командуправления блоками памяти, дешифратора адреса ячеек памяти, первого,вторОго дешифраторов данных и дешифразора функциональных узлов,1 ЗО 1 О 1 Т а б л и ц а 1 УСТ Процессор Сброс То же СинхровходСИА ОБМ ДЧТ Ввод ДЗП Вывод ф Выборкаустройства ВУ Устройствосопряженияили ВУ Ответ ОТВ разрешения подключенного к выходу дешифратора адреса устройства, а первым - четвертым выходами соединенного соответственно, с входом разре 5 щения записи триггера, первым входом разрешения дешифратора команд управления блоками памяти, первыми входами разрешения первого и второго дешифраторов данных и первым входом 1 О разрешения дешифратора адреса ячеек памяти, группа выходов которого соединена с синхровходами регистров ячеек памяти группы,выходы которых образуют группу выходов устройства для 15 подключения к магистрали адреса блоков памяти группы, выходы регистров команд управления блоками памяти образуют группу выходов устройства для подключения к магистрали управления рО блоков памяти группы, а синхровходы соединены, с группой выходов дешифратора команд управления блоками памяти, второй вход разрешения которого соединен с входом устройства для подклю чения к выходу сигнала Вывод" процессора и соединен с сирхровходом триггера и вторыми входами разрешения дешифратора адреса ячеек памяти Сигнал Сигнал уст- Источникмагистр. ройства сигнала и первого дешифраторэ данных, группа выходов которого соединена с входами записи буферных регистров данных группы, вторые информационные входы- выходы которых образуют группу входов- выходов устройства для подключения к магистрали данных блоков памяти группы, а входы разрешения передачи соединены с группой выходов второго дешифратора данных, второй разрешающий вход которого соединен с входом устройства для подключения к выходу сигнала "Ввод" процессора, входы разрешения чтения буферных регистров данных соединены с выходом триггера, вход сброса которого соединен с входами сброса регистров команд управления блоками памяти и является входом устройства для подключения к выходу сигнала "Сброс" процессора, вход старшего информационного разряда регйстра адреса устройства и второй выход дешифратора управляющих сигналов являются соответственно входом и выходом устройства дляподключения выхода выработки и син хронизирующего входа процессосра. Операция в магистради Установка в исходное состояниеФронт сигнала - признакдостоверности адреса,срез - конец обмена.Цикл ввода данных в процессорЦикл вывода данных из процессораСлужит признаком обращения к регистрам внешнихустройствИнформирует процессор отом, что данные приняты(цикл-вывод) или данныеустановлены на линияхАД 15. АДОО (цикл-ввод),14 гЬО 1 О 1 таблица 2 Код Назначение команды У 1 УО О О О 1 1 О 1 1 Невыбор блока памяти (запрет блока памяти)Чтение информации из блока памятиЗапись информации в блок, памятиСтирание информации - для блоков памяти наоснове ППЗУ с электрическим стиранием и записью информации Запрет блока памяти - для блоков памяти наоснове ППЗУ с электрической записью и ультрафиолетовым стиранием информации